A. 微机原理 存储器扩展&译码器，有一些疑惑！
1:低位址也有进入6264中，那个A0～A12就是
2:memr跟memw是8086系统对外的读取信号
3:圆圈代表低电平输出，6264有两个片选，一个高电平，一个低电平，两个搭配可以组成很多的组合，在这里高电平就直接接5伏，低电平从A18获得
B. 存储器由哪几部分组成，如何使用
存储器由存储体、地址译码器和控制电路组成。
1)存储体是存储数据信息的载体。由一系列存储单元组成，每个存储单元都有确定的地址。存储单元通常按字节编址，一个存储单元为一个字节，每个字节能存放一个8位二进制数。就像一个大仓库，分成许多房间，大仓库相当于存储体，房间相当于字节，房间都有编号，编号就是地址。
2)地址译码器将CPU发出的地址信号转换为对存储体中某一存储单元的选通信号。相当于CPU给出地址，地址译码器找出相应地址房间的钥匙。通常地址是8位或1 6位，输入到地址译码器，产生相应的选通线，8位地址能产生28=256根选通线，即能选通256字节。16位地址能产生216=65536=64K根选通线，即能选通64K字节。当然要产生65536根选通线是很难想象的，实际上它是分成256根行线和256根列线，256 X 256=65536，合起来能选通65536个存储单元。
3)存储器控制电路包括片选控制、读／写控制和带三态门的输入／输出缓冲电路。
①片选控制确定存储器芯片是否工作。
②读/写控制确定数据传输方向；若是读指令，则将已被选通的存储单元中的内容传送到数据总线上；若是写指令，则将数据总线上的数据传送到已被选通的存储单元中。
③带三态门的输入/输出缓冲电路用于数据缓冲和防止总线上数据竞争。数据总线相当于一条车流频繁的大马路，必须在绿灯条件下，车辆才能进入这条大马路，否则要撞车发生交通事故。同理，存储器的输出端是连接在数据总线上的，存储器中的数据是不能随意传送到数据总线上的。例如，若数据总线上的数据是“1”(高电平5V)，存储器中的数据是“0”(低电平OV)，两种数据若碰到一起就会发生短路而损坏单片机。因此，存储器输出端口不仅能呈现“1”和“O”两种状态，还应具有第三种状态“高阻"态。呈“高阻"态时，它们的输出端口相当于断开，对数据总线不起作用，此时数据总线可被其他器件占用。当其他器件呈“高阻"态时，存储器在片选允许和输出允许的条件下，才能将自己的数据输出到数据总线上。
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C. 存储器的原理是什么
存储器讲述工作原理及作用
介绍
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。其概念很广，有很多层次，在数字系统中，只要能保存二进制数据的都可以是存储器;在集成电路中，一个没有实物形式的具有存储功能的电路也叫存储器，如RAM、FIFO等;在系统中，具有实物形式的存储设备也叫存储器，如内存条、TF卡等。计算机中全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。它根据控制器指定的位置存入和取出信息。有了存储器，计算机才有记忆功能，才能保证正常工作。计算机中的存储器按用途存储器可分为主存储器(内存)和辅助存储器(外存),也有分为外部存储器和内部存储器的分类方法。外存通常是磁性介质或光盘等，能长期保存信息。内存指主板上的存储部件，用来存放当前正在执行的数据和程序，但仅用于暂时存放程序和数据，关闭电源或断电，数据会丢失。
2.按存取方式分类
(1)随机存储器(RAM)：如果存储器中任何存储单元的内容都能被随机存取，且存取时间与存储单元的物理位置无关，则这种存储器称为随机存储器(RAM)。RAM主要用来存放各种输入/输出的程序、数据、中间运算结果以及存放与外界交换的信息和做堆栈用。随机存储器主要充当高速缓冲存储器和主存储器。
(2)串行访问存储器(SAS)：如果存储器只能按某种顺序来存取，也就是说，存取时间与存储单元的物理位置有关，则这种存储器称为串行访问存储器。串行存储器又可分为顺序存取存储器(SAM)和直接存取存储器(DAM)。顺序存取存储器是完全的串行访问存储器，如磁带，信息以顺序的方式从存储介质的始端开始写入(或读出);直接存取存储器是部分串行访问存储器，如磁盘存储器，它介于顺序存取和随机存取之间。
(3)只读存储器(ROM)：只读存储器是一种对其内容只能读不能写入的存储器，即预先一次写入的存储器。通常用来存放固定不变的信息。如经常用作微程序控制存储器。目前已有可重写的只读存储器。常见的有掩模ROM(MROM)，可擦除可编程ROM(EPROM)，电可擦除可编程ROM(EEPROM).ROM的电路比RAM的简单、集成度高，成本低，且是一种非易失性存储器，计算机常把一些管理、监控程序、成熟的用户程序放在ROM中。
3.按信息的可保存性分类
非永久记忆的存储器：断电后信息就消失的存储器，如半导体读/写存储器RAM。
永久性记忆的存储器：断电后仍能保存信息的存储器，如磁性材料做成的存储器以及半导体ROM。
4.按在计算机系统中的作用分
根据存储器在计算机系统中所起的作用，可分为主存储器、辅助存储器、高速缓冲存储器、控制存储器等。为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。
能力影响
从写命令转换到读命令，在某个时间访问某个地址，以及刷新数据等操作都要求数据总线在一定时间内保持休止状态，这样就不能充分利用存储器通道。此外，宽并行总线和DRAM内核预取都经常导致不必要的大数据量存取。在指定的时间段内，存储器控制器能存取的有用数据称为有效数据速率，这很大程度上取决于系统的特定应用。有效数据速率随着时间而变化，常低于峰值数据速率。在某些系统中，有效数据速率可下降到峰值速率的10%以下。
通常，这些系统受益于那些能产生更高有效数据速率的存储器技术的变化。在CPU方面存在类似的现象，最近几年诸如AMD和 TRANSMETA等公司已经指出，在测量基于CPU的系统的性能时，时钟频率不是唯一的要素。存储器技术已经很成熟，峰值速率和有效数据速率或许并不比以前匹配的更好。尽管峰值速率依然是存储器技术最重要的参数之一，但其他结构参数也可以极大地影响存储器系统的性能。
影响有效数据速率的参数
有几类影响有效数据速率的参数，其一是导致数据总线进入若干周期的停止状态。在这类参数中，总线转换、行周期时间、CAS延时以及RAS到CAS的延时(tRCD)引发系统结构中的大部分延迟问题。
总线转换本身会在数据通道上产生非常长的停止时间。以GDDR3系统为例，该系统对存储器的开放页不断写入数据。在这期间，存储器系统的有效数据速率与其峰值速率相当。不过，假设100个时钟周期中，存储器控制器从读转换到写。由于这个转换需要6个时钟周期，有效的数据速率下降到峰值速率的 94%。在这100个时钟周期中，如果存储器控制器将总线从写转换到读的话，将会丢失更多的时钟周期。这种存储器技术在从写转换到读时需要15个空闲周期，这会将有效数据速率进一步降低到峰值速率的79%。表1显示出针几种高性能存储器技术类似的计算结果。
显然，所有的存储器技术并不相同。需要很多总线转换的系统设计师可以选用诸如XDR、RDRAM或者DDR2这些更高效的技术来提升性能。另一方面，如果系统能将处理事务分组成非常长的读写序列，那么总线转换对有效带宽的影响最小。不过，其他的增加延迟现象，例如库(bank)冲突会降低有效带宽，对性能产生负面影响。
DRAM技术要求库的页或行在存取之前开放。一旦开放，在一个最小周期时间，即行周期时间(tRC)结束之前，同一个库中的不同页不能开放。对存储器开放库的不同页存取被称为分页遗漏，这会导致与任何tRC间隔未满足部分相关的延迟。对于还没有开放足够周期以满足tRC间隙的库而言，分页遗漏被称为库冲突。而tRC决定了库冲突延迟时间的长短，在给定的DRAM上可用的库数量直接影响库冲突产生的频率。
大多数存储器技术有4个或者8个库，在数十个时钟周期具有tRC值。在随机负载情况下，那些具有8个库的内核比具有4个库的内核所发生的库冲突更少。尽管tRC与库数量之间的相互影响很复杂，但是其累计影响可用多种方法量化。
存储器读事务处理
考虑三种简单的存储器读事务处理情况。第一种情况，存储器控制器发出每个事务处理，该事务处理与前一个事务处理产生一个库冲突。控制器必须在打开一个页和打开后续页之间等待一个tRC时间，这样增加了与页循环相关的最大延迟时间。在这种情况下的有效数据速率很大程度上决定于I/O，并主要受限于DRAM内核电路。最大的库冲突频率将有效带宽削减到当前最高端存储器技术峰值的20%到30%。
在第二种情况下，每个事务处理都以随机产生的地址为目标。此时，产生库冲突的机会取决于很多因素，包括tRC和存储器内核中库数量之间的相互作用。tRC值越小，开放页循环地越快，导致库冲突的损失越小。此外，存储器技术具有的库越多，随机地址存取库冲突的机率就越小。
第三种情况，每个事务处理就是一次页命中，在开放页中寻址不同的列地址。控制器不必访问关闭页，允许完全利用总线，这样就得到一种理想的情况，即有效数据速率等于峰值速率。
第一种和第三种情况都涉及到简单的计算，随机情况受其他的特性影响，这些特性没有包括在DRAM或者存储器接口中。存储器控制器仲裁和排队会极大地改善库冲突频率，因为更有可能出现不产生冲突的事务处理，而不是那些导致库冲突的事务处理。
然而，增加存储器队列深度未必增加不同存储器技术之间的相对有效数据速率。例如，即使增加存储器控制队列深度，XDR的有效数据速率也比 GDDR3高20%。存在这种增量主要是因为XDR具有更高的库数量以及更低的tRC值。一般而言，更短的tRC间隔、更多的库数量以及更大的控制器队列能产生更高的有效带宽。
实际上，很多效率限制现象是与行存取粒度相关的问题。tRC约束本质上要求存储器控制器从新开放的行中存取一定量的数据，以确保数据管线保持充满。事实上，为保持数据总线无中断地运行，在开放一个行之后，只须读取很少量的数据，即使不需要额外的数据。
另外一种减少存储器系统有效带宽的主要特性被归类到列存取粒度范畴，它规定了每次读写操作必须传输的数据量。与之相反，行存取粒度规定每个行激活(一般指每个RAS的CAS操作)需要多少单独的读写操作。列存取粒度对有效数据速率具有不易于量化的巨大影响。因为它规定一个读或写操作中需要传输的最小数据量，列存取粒度给那些一次只需要很少数据量的系统带来了问题。例如，一个需要来自两列各8字节的16字节存取粒度系统，必须读取总共32字节以存取两个位置。因为只需要32个字节中的16个字节，系统的有效数据速率降低到峰值速率的50%。总线带宽和脉冲时间长度这两个结构参数规定了存储器系统的存取粒度。
总线带宽是指连接存储器控制器和存储器件之间的数据线数量。它设定最小的存取粒度，因为对于一个指定的存储器事务处理，每条数据线必须至少传递一个数据位。而脉冲时间长度则规定对于指定的事务处理，每条数据线必须传递的位数量。每个事务处理中的每条数据线只传一个数据位的存储技术，其脉冲时间长度为1。总的列存取粒度很简单：列存取粒度=总线宽度×脉冲时间长度。
很多系统架构仅仅通过增加DRAM器件和存储总线带宽就能增加存储系统的可用带宽。毕竟，如果4个400MHz数据速率的连接可实现 1.6GHz的总峰值带宽，那么8个连接将得到3.2GHz。增加一个DRAM器件，电路板上的连线以及ASIC的管脚就会增多，总峰值带宽相应地倍增。
首要的是，架构师希望完全利用峰值带宽，这已经达到他们通过物理设计存储器总线所能达到的最大值。具有256位甚或512位存储总线的图形控制器已并不鲜见，这种控制器需要1,000个，甚至更多的管脚。封装设计师、ASIC底层规划工程师以及电路板设计工程师不能找到采用便宜的、商业上可行的方法来对这么多信号进行布线的硅片区域。仅仅增加总线宽度来获得更高的峰值数据速率，会导致因为列存取粒度限制而降低有效带宽。
假设某个特定存储技术的脉冲时间长度等于1，对于一个存储器处理，512位宽系统的存取粒度为512位(或者64字节)。如果控制器只需要一小段数据，那么剩下的数据就被浪费掉，这就降低了系统的有效数据速率。例如，只需要存储系统32字节数据的控制器将浪费剩余的32字节，进而导致有效的数据速率等于50%的峰值速率。这些计算都假定脉冲时间长度为1。随着存储器接口数据速率增加的趋势，大多数新技术的最低脉冲时间长度都大于1。
选择技巧
存储器的类型将决定整个嵌入式系统的操作和性能，因此存储器的选择是一个非常重要的决策。无论系统是采用电池供电还是由市电供电，应用需求将决定存储器的类型(易失性或非易失性)以及使用目的(存储代码、数据或者两者兼有)。另外，在选择过程中，存储器的尺寸和成本也是需要考虑的重要因素。对于较小的系统，微控制器自带的存储器就有可能满足系统要求，而较大的系统可能要求增加外部存储器。为嵌入式系统选择存储器类型时，需要考虑一些设计参数，包括微控制器的选择、电压范围、电池寿命、读写速度、存储器尺寸、存储器的特性、擦除/写入的耐久性以及系统总成本。
选择存储器时应遵循的基本原则
1、内部存储器与外部存储器
一般情况下，当确定了存储程序代码和数据所需要的存储空间之后，设计工程师将决定是采用内部存储器还是外部存储器。通常情况下，内部存储器的性价比最高但灵活性最低，因此设计工程师必须确定对存储的需求将来是否会增长，以及是否有某种途径可以升级到代码空间更大的微控制器。基于成本考虑，人们通常选择能满足应用要求的存储器容量最小的微控制器，因此在预测代码规模的时候要必须特别小心，因为代码规模增大可能要求更换微控制器。目前市场上存在各种规模的外部存储器器件，我们很容易通过增加存储器来适应代码规模的增加。有时这意味着以封装尺寸相同但容量更大的存储器替代现有的存储器，或者在总线上增加存储器。即使微控制器带有内部存储器，也可以通过增加外部串行EEPROM或闪存来满足系统对非易失性存储器的需求。
2、引导存储器
在较大的微控制器系统或基于处理器的系统中，设计工程师可以利用引导代码进行初始化。应用本身通常决定了是否需要引导代码，以及是否需要专门的引导存储器。例如，如果没有外部的寻址总线或串行引导接口，通常使用内部存储器，而不需要专门的引导器件。但在一些没有内部程序存储器的系统中，初始化是操作代码的一部分，因此所有代码都将驻留在同一个外部程序存储器中。某些微控制器既有内部存储器也有外部寻址总线，在这种情况下，引导代码将驻留在内部存储器中，而操作代码在外部存储器中。这很可能是最安全的方法，因为改变操作代码时不会出现意外地修改引导代码。在所有情况下，引导存储器都必须是非易失性存储器。
可以使用任何类型的存储器来满足嵌入式系统的要求，但终端应用和总成本要求通常是影响我们做出决策的主要因素。有时，把几个类型的存储器结合起来使用能更好地满足应用系统的要求。例如，一些PDA设计同时使用易失性存储器和非易失性存储器作为程序存储器和数据存储器。把永久的程序保存在非易失性ROM中，而把由用户下载的程序和数据存储在有电池支持的易失性DRAM中。不管选择哪种存储器类型，在确定将被用于最终应用系统的存储器之前，设计工程师必须仔细折中考虑各种设计因素。
D. 存储器是由哪四部分组成每部分的作用是什么
存储器是由存储体、地址寄存器、地址译码驱动电路、读/写控制逻辑、数据寄存器、读/写驱动器等六个部分组成
存储体是存储器的核心，是存储单元的集合体
地址寄存器用于存放CPU访问存储单元的地址，经译码驱动后指向相应的存储单元。
译码器将地址总线输入的地址码转换成与其对应的译码输出线上的高电平或低电平信号，以表示选中了某一单元，并由驱动器提供驱动电流去驱动相应的读/写电路，完成对被选中单元的读/写操作。
读/写驱动器用以完成对被选中单元中各位的读/写操作，包括读出放大器、写入电路和读/写控制电路。
数据寄存器用于暂时存放从存储单元读出的数据，或从CPU输出I/O端口输入的要写入存储器的数据。
读/写控制逻辑接收来自CPU的启动、片选、读/写及清除命令，经控制电路综合处理后，发出一组时序信号来控制存储器的读/写操作。
很高兴为你解答，愿能帮到你。
E. 单片机汇编，部分译码怎么解释，求例题
部分译码就是存储器芯片的地址线与单片机系统的地址线顺次相接后，剩余的高位地址线仅用一部分参加译码。部分译码使存储器芯片的地址空间有重叠，造成系统存储器空间的浪费。
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希望答案能帮到你，要是你有疑问可以追问
当然，采纳也是您的美德，谢谢
F. 用rom做译码器，说明该如何去做
ROM的电路结构主要包括三部分：地址译码器，存储矩阵，输出缓冲器。如图24-1-2所示。
ROM的结构图
图中地址译码器有n个输入，它的输出W0、W1、……、Wn-1共有N=2n个，称为字线(或称选择线)。字线是ROM矩阵的输入，ROM矩阵有M条输出线，称为位线。字线与位线的交点，即是ROM矩阵的存储单元，存储单元代表了ROM矩阵的容量，所以ROM矩阵的容量等于W×D。输出缓冲器的作用有两个，一是能提高存储器的带负载能力，二是实现对输出状态的三态控制，以便与系统的总线联接。
ROM的工作原理
图24-1-3是一个说明ROM结构和工作原理的电路，ROM矩阵的存储单元是由N沟道增强型MOS管构成的，MOS管采用了简化画法。它具有2位地址输入码，即4条字线W0、W1、W2、W3，有4位数据输出，即4条位线D0、D1、D2、D3，共16个存储单元。地址译码器相当最小项译码器，其输入A1、A0称为地址线。二位地址代码A1A0能给出4个不同的地址。每输入一个地址，地址译码器的字线输出W0~W3中将有一根线为高电平，其余为低电平。即
当字线W0~W3某根线上给出高电平信号时，都会在位线D3~D0四根线上输出一个4位二进制代码。输出端的缓冲器不但可以提高带负载能力，还可以将输出的高、低电平变换为标准的逻辑电平。如果作为输出缓冲器的反相器是三态门，还可以通过使能端
实现对输出的三态控制。
(a) ROM存储矩阵 (b) ROM矩阵中一条字线的分解图
图24-1-3 MOS 管ROM矩阵字线和位线关系
图24-1-3中4×4=16个存储单元，即跨接在字线和位线上的MOS管，MOS管的栅极接字线，源极接地。MOS管是否存储信息用栅极是否与字线相连接来表示，如果MOS管存储信息，该MOS管的栅极与字线连接，该单元是存“1”；如果该MOS管不存储信息，则栅极与字线断开，该单元是存“0”。根据图24-1-2，例如，当输入一个地址码[A1A0]=00时，字线W0被选中（高电平），其他为低电平，则该字线上信息就从相应的位线上读出，[D3D2D1D0]=0101。ROM全部4个地址内的存储内容见表24-1中。
当给定地址代码后，经译码器译成W0~W3中某一字线上的高电平，使接在这根字线上的MOS管导通，并使与这些MOS管漏极相连的位线为低电平，经输出缓冲器反相后，在数据输出端得到高电平，输出为1。将图24-1-3(a)中与位线D0相连的各字线的有关部分画在图24-1-2(b)中，显然
每一个逻辑式是一个或门，即位线与字线间的逻辑关系是或逻辑关系，位线与地址码A1、A2之间是与或逻辑关系。最小项译码器相当一个与矩阵，ROM矩阵相当或矩阵，整个存储器ROM是一个与或矩阵。
ROM存储器的两个矩阵一般与矩阵是不可编的，而或矩阵是可编的。编程时一般要通过专门的编程器，采用一定的编程工具软件进行，以决定存储单元的MOS管是否接入。不过存储单元上使用的MOS管是一种特殊的MOS管，将在下面介绍。
集成只读存储器
在集成只读存储器中，最常用的是EPROM，EPROM有2716、2732、2764、27158等型号。存储容量分别为2k×8、4k×8、8k×8、16k×8个单元，(型号27后面的数字即为以千计的存储容量)。下面以EPROM2716为例说明它的六种工作方式，见表24-2。它管脚引线如图24-1-4所示，共有24个管脚，除电源(VCC)和地(GND)外，A10～A0为地址译码器输入端，数据输出端有8位，既它有211条字线，8条位线，存储容量为211×8。
是
为低电平起作用片选端，
等于高电平时2716为高阻，与总线脱离，芯片不工作。PD/PGM为低功耗与编程信号，其作用是在两次读出的等待时间内降低器件的功率损耗，既当PD/PGM为“1”时，输出为高阻。在编程时需要在PD/PGM端加编程脉冲，同时要在电源端加较高的编程电压。
EPROM擦除需专用设备，写入时需要较高的电压，更改存储的数据不太方便。而E2PROM在写数据时不需要升压，用电擦除所需时间也很短（几十毫秒），型号如2815/2816和58064等。
EPROM2716管脚图
G. 存储器芯片中地址译码的方式有几种,分别说明它们的特点
若CPU的寻址空间等于存储器芯片的寻址空间，可直接将高低位地址线相连即可，这种方式下，可用单条读写指令直接寻址，寻址地址与指令中的地址完全吻合。
若CPU的寻址空间大于存储器芯片的寻址空间，可直接将高低位地址线相连即可，CPU剩余部分高位地址线，这种方式下，可用单条读写指令直接寻址，未连接的地址线在指令中可以以0或1出现，即有多个地址对应每个存储器空间，可在指令中将这些位默认为零。
若CPU的寻址空间小于存储器芯片的寻址空间，可将其它IO口连接剩余存储器高位地址线，寻址前，需设置好这些IO口。
当存在多片存储器，且希望节省CPU的IO口时，需要外加译码电路。比如说，存储器地址线为13根，共8片存储器，可用74LS138连接CPU的高3位地址线，74LS38的8位输出分别连接8片存储器，读写时，寻址地址与指令中的地址完全吻合。
上一种情况中，若希望简化外围电路，也可用其余端口的8个IO分别连接8片存储的片选，其寻址方式与第三种情况类似。
H. 单片机存储器主要由哪几个部分组成，如何使用
存储器由存储体、地址译码器和控制电路组成。
1)存储体是存储数据信息的载体。由一系列存储单元组成，每个存储单元都有确定的地址。存储单元通常按字节编址，一个存储单元为一个字节，每个字节能存放一个8位二进制数。就像一个大仓库，分成许多房间，大仓库相当于存储体，房间相当于字节，房间都有编号，编号就是地址。
2)地址译码器将CPU发出的地址信号转换为对存储体中某一存储单元的选通信号。相当于CPU给出地址，地址译码器找出相应地址房间的钥匙。通常地址是8位或1 6位，输入到地址译码器，产生相应的选通线，8位地址能产生28=256根选通线，即能选通256字节。16位地址能产生216=65536=64K根选通线，即能选通64K字节。当然要产生65536根选通线是很难想象的，实际上它是分成256根行线和256根列线，256 X 256=65536，合起来能选通65536个存储单元。
3)存储器控制电路包括片选控制、读／写控制和带三态门的输入／输出缓冲电路。
①片选控制确定存储器芯片是否工作。
②读/写控制确定数据传输方向；若是读指令，则将已被选通的存储单元中的内容传送到数据总线上；若是写指令，则将数据总线上的数据传送到已被选通的存储单元中。
③带三态门的输入/输出缓冲电路用于数据缓冲和防止总线上数据竞争。数据总线相当于一条车流频繁的大马路，必须在绿灯条件下，车辆才能进入这条大马路，否则要撞车发生交通事故。同理，存储器的输出端是连接在数据总线上的，存储器中的数据是不能随意传送到数据总线上的。例如，若数据总线上的数据是“1”(高电平5V)，存储器中的数据是“0”(低电平OV)，两种数据若碰到一起就会发生短路而损坏单片机。因此，存储器输出端口不仅能呈现“1”和“O”两种状态，还应具有第三种状态“高阻"态。呈“高阻"态时，它们的输出端口相当于断开，对数据总线不起作用，此时数据总线可被其他器件占用。当其他器件呈“高阻"态时，存储器在片选允许和输出允许的条件下，才能将自己的数据输出到数据总线上。
I. 微机原理地址译码方法
微机原理地址译码方法：
微机原理地址译码有两种方式，一种是单译码方式，或称为字结构方式；另一种是双译码方式，或称为X-Y译码结构。
1、单译码方式
16字×4位的存储器共有64个存储单元，排列成16行×4列的矩阵，每个小方块表示一个存储单元。电路设有4根地址线，可寻址24＝16个地址逻辑单元，若把每个字的所有4位看成一个逻辑单元，使每个逻辑单元的4个存储单元具有相同的地址码，译码电路输出的这16根字线刚好可以选择16个逻辑单元。每选中一个地址，对应字线的4位存储单元同时被选中。选中的存储单元将与数据位线连通，即可按照要求实现读或写操作了。
J. 有哪位知道“地址译码器分为哪两部分”谢谢
地址译码器
由于存储器系统是由许多存储单元构成的，每个存储单元一般存放 8 位二进制信息，为了加以区分，我们必须首先为这些存储单元编号，即分配给这些存储单元不同的地址。地址译码器的作用就是用来接受 CPU 送来的地址信号并对它进行译码，选择与此地址码相对应的存储单元，以便对该单元进行读／写操作。
存储器地址译码有两种方式，通常称为单译码与双译码。
(1) ．单译码
单译码方式又称字结构，适用于小容量存储器。
(2) ．双译码
在双译码结构中，将地址译码器分成两部分，即行译码器 ( 又叫 X 译码器 ) 和列译码器 ( 又叫 Y 译码器 ) 。 X 译码器输出行地址选择信号， Y 译码器输出列地址选择信号。行列选择线交叉处即为所选中的内存单元，这种方式的特点是译码输出线较少。