Ⅰ ARM7延时1us和1ms，用for语句怎么实现
这是我驱动中的延迟函数，参数cycles数值多少你自己计算或测试吧
void delay_x(unsigned short cycles)
{
unsigned short t;
t = cycles;
while ( --t != 0 );
}
Ⅱ 解释什么是load delay slot
谢邀！
load delay slot即为延迟间隙。
是计算机体系结构中一个指令间隙，在前一条指令没有执行完毕的情况下，处理器内部指令流水线上该指令间隙的执行不会修改处理器的状态。这种技术常用于DSP与早期的RISC体系结构。最常见的是下文描述的分支延迟间隙。另外还有过存储延迟间隙，即在存储内存的指令之后跟一个延迟间隙，现在已经基本不用了。
当一个分支指令之后的延迟间隙指令，在指令流水线中被称作分支延迟间隙（branch delay slot）。常见于DSP体系结构与老式的RISC体系结构。MIPS、PA-RISC、ETRAX CRIS、SuperH、SPARC等RISC体系结构在分支后有一个延迟间隙。PowerPC、ARM、DEC Alpha没有采用分支延迟间隙。DSP具有单个分支延迟间隙的有VS DSP、µPD77230、TMS320C3x。SHARC DSP与MIPS-X使用两个分支延迟间隙。
采用指令流水线的处理器的目标是每个时钟周期完成一条指令。为此，在任何时刻流水线都应该充满了处于不同执行阶段的指令。分支指令会导致分支冒险，也就是不到分支指令执行完毕被退休（retired），是不能确定哪些后继指令应该继续执行。一个简单办法是在分支指令后面插入流水线迟延（stall），直到新的分支目标地址被求出，并把新的指令地址装入IP寄存器。流水线延迟的每个周期都是分支延迟间隙。更为复杂的设计是在分支指令后面执行那些不依赖于分支结果的指令。这可以由编译器自动优化。
Ⅲ 在arm体系结构中,异常向量表中存放的内容是什么
异常向量表存放的是中断服务子程序的入口地址
Ⅳ ARM体系中的存储空间
1。字节单元是最小单元，8个位（bit），就是一个字节的大小。半字的尺寸是2个字节。字的尺寸是4个字节。2。注意0b00是二进制表示法，说明最低2位恒为0，所以字的地址从倒数第三位开始累加，所以是按4累加，即0x00000000， 0x00000004，0x00000008，故而可以被4整除。半字也是同样的道理，0b0表示是最低1位恒为0。3。同上，比如从0x00000000开始的字数据，实际上是0x00000000,0x00000001,0x00000002,0x00000003四个字节数据的内容组合而成的。具体组合顺序根据大小端决定4。举个简单例子，某个存储芯片有8根地址线，那么它们能表达的最大地址为1111 1111，也就是地址范围为0~0x00ff。如果这时候你操作cpu往存储器的0x0100地址进行写入，则会因为第九根地址线不存在而写到0x0000位置，这就是上溢出，反之就是下溢出
Ⅳ arm嵌入式怎样用定时器设置延迟函数
这是用systick中断的例子
systick初始为1ms(默认值就是1ms)
定义一变量
u16
DelayR;
在主程式里设定要延迟的时间,
并使能SysTick中断
DelayR
=
50ms
//
延迟50ms
然后在中systick中断涵数里,
加入
if
(DelayR)
{
if
(!--DelayR)
{
..........
//
这里放50ms
以后你想要做的代码
}
}
Ⅵ ARM体系结构中什么特征是普通RISC体系没有的
ARM没有延迟转移。
书本 第7章 7.11
“被ARM设计者放弃的RISC的技术特征如下所示”
第二点：“延迟转移 多数RISC采用延迟转移来改善这一问题 在原来的ARM中延迟转移并没有采用”
9012年，祝我电学子不挂科
Ⅶ arm单片机，程序代码存储在片外（nor/nand/spi flash）比存储在片内flash会慢多少，
你好，由于我现在已经不做这方面的学习，所以你的问的问题我无法回答，不过我可以给你一点提示，就是ARM（s3c2410）里面的IO口好多都是复用的，比如同样一个IO口，即可作为SPI的一个引脚，也可作为IIC的一个引脚.而对于每一个引脚使用的规定又是通过一个控制寄存器来确定的。具体的连接设置我也忘了，Sorry！
Ⅷ ARM体系中的存储空间一些问题
单片机的字节地址和每字节中的8个位地址的排列起名是这样的：字节分成两大部分：低128位字节区和高128位字节区，共256个字节。每个字节都有8个位组成。每个字节和每个字节中的8个位都按十六进制排列起名，即0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，F 这样低128个字节名称为：00H～7FH。高128个字节名称是：80H～FFH。每16个字节里又有128个位单元，其名称也是OOH～7FH。用的时候根据情况分析。半字节是把每个8位二进制字节分成两部分：低4位和高8位。字节地址为A的自然排列成A1～AF。十六进制自然是被2，4，8整除。个人理解，仅供参考
Ⅸ arm实现存储
.global
.text
.equ num,20
_start:
ADR r0, src /*将str地址送给R0*/
ADR r3, src1
ADR r4, src2
ADR r5, src3
ADR r6, src4
MOV r2, #num
change:
LDRB r7, [r0], #1
CMPS r7,#0x30 /*比0小?*/
BLT l3
CMPS r7,#0x39 /*比9大?*/
BGT l1
STRB r7, [r3], #1
B pe
l1: CMPS r7,#0x41 /*比A小?*/
BLT l3
CMPS r7,#0x5a /*比Z大?*/
BGT l2
STRB r7, [r4], #1
B pe
l2: CMPS r7,#0x61 /*比a小?*/
BLT l3
CMPS r7,#0x7a /*比z大?*/
BGT l3
STRB r7, [r5], #1
B pe
l3: STRB r7, [r6], #1
pe: SUBS r2, r2, #1
CMPS r2,#0
BNE change
stop:
B stop
.ltorg
src:
.string "7Wdhd@y3#jfsdaGJd7Bh\n"
src1:
.string "00000000000000000000\n"
src2:
.string "00000000000000000000\n"
src3:
.string "00000000000000000000\n"
src4:
.string "00000000000000000000\n"
.end
Ⅹ 仔细看看ARM的机器学习硬件 它具有怎样的优势
几周前，ARM宣布推出第一批专用机器学习(ML)硬件。在“Project Trillium”项目中，该公司为智能手机等产品推出了专用的ML处理器，以及专门为加速对象检测(OD)用例而设计的第二款芯片。让我们更深入地研究下ProjectTrillium项目，以及该公司为不断增长的机器学习硬件市场制定的更广泛计划。
值得注意的是，ARM的声明完全与推理硬件有关。其ML和OD处理器被设计成能有效地在消费级硬件上运行经过训练的机器学习任务，而不是在庞大的数据集上训练算法。首先，ARM将重点放在ML推理硬件两大市场:智能手机和互联网协议/监控摄像头。
新的机器学习处理器
尽管Project Trillium发布了新的专用机器学习硬件公告，但ARM仍然致力于在其CPU和GPU上支持这些类型的任务，并在其Cortex-A75和A55内核中实现了优化的点积产品功能。Trillium通过更加优化的硬件增强了这些功能，使机器学习任务能够以更高的性能和更低的功耗完成。但是ARM的ML处理器并不仅仅是一个加速器——它本身就是一个处理器。
该处理器在1.5W的功率范围内拥有4.6 TOP/s的峰值吞吐量，使其适用于智能手机和更低功耗的产品。基于7纳米的实施，这给芯片提供了3 TOP/W的功率效率，同时，这对于节能产品开发商来说是一个很大的吸引力。
有趣的是，ARM的ML处理器与高通(Qualcomm)、华为(Huawei)和联发科技(MediaTek)采用一种不同的实现方式，所有这些处理器都重新设计了数字信号处理器（DSP），以帮助他们在高端处理器上运行机器学习任务。在MWC（全球行动通讯大会）的一次聊天中，ARM副总裁Jem Davies提到，收购DSP公司是进入这个硬件市场的一个选择，但最终，该公司决定为最常见的操作进行专门优化的地面解决方案。
ARM的ML处理器专为8位整数运算和卷积神经网络(CNNs)设计。它专门用于小字节大小数据的大量乘法，这使得它在这些类型的任务中比通用DSP更快，更高效。CNN被广泛用于图像识别，可能是目前最常见的ML任务。所有这些读取和写入外部存储器通常会成为系统中的瓶颈，因此ARM也包含了一大块内部存储器以加速执行。这个内存池的大小是可变的，ARM希望根据用例为其合作伙伴提供一系列优化设计。
ARM的ML处理器专为8位整数运算和卷积神经网络而设计
ML处理器核心可以从单一核配置到16个核，以提高性能。每个组件包括优化的固定功能引擎和可编程层。这为开发人员提供了一定程度的灵活性，并确保处理器能够随着他们的发展而处理新的机器学习任务。该单元的控制由网络控制单元监控。
最后，处理器包含一个直接存储器访问(DMA)单元，以确保快速直接访问系统其他部分的内存。ML处理器可以作为自己的独立IP模块，具有ACE-Lite接口，可以将其并入SoC，或者作为SoC之外的固定模块运行，甚至可以与Armv8.2-A CPU(如Cortex-A75和A55)一起集成到DynamIQ集群中。集成到DynamIQ集群可能是一个非常强大的解决方案，可以为集群中的其他CPU或ML处理器提供低延迟数据访问并有效地完成任务调度。
适合所有的一切
去年ARM推出了Cortex-A75和A55 CPU处理器，以及高端的Mali-G72 GPU，但直到一年后才推出专用机器学习硬件。但是，ARM确实在其最新的硬件设备中对加速通用机器学习操作进行了相当多的关注，而这仍然是该公司未来战略的一部分。
其最新的主流设备Mali-G52图形处理器将机器学习任务的性能提高了3.6倍，这要归功于Dot产品（Int8）的支持和每个通道每个通道的四次乘法累加操作。Dot产品支持也出现在A75、A55和G72中。
即使有了新的OD和ML处理器，ARM仍在继续支持其最新CPU和GPU的加速机器学习任务。其即将推出的专用机器学习硬件的存在，使这些任务在适当的时候更加高效，但它是一个广泛的解决方案组合中的一部分，旨在满足其广泛的产品合作伙伴。
从单核到多核的CPU和GPU,再到可以扩展到16核的可选ML处理器（可在SoC核心集群内外使用），ARM可支持从简单的智能扬声器到自动车辆和数据中心，其需要更强大的硬件。当然，该公司也提供软件来处理这种可扩展性。
该公司的Compute Library仍然是处理公司CPU、GPU和现在ML硬件组件的机器学习任务的工具。该库为图像处理、计算机视觉、语音识别等提供低级的软件功能，所有这些功能都运行在最适用的硬件上。ARM甚至用其CMSIS-NN内核为Cortex-M微处理器支持嵌入式应用程序。与基线功能相比，CMSIS-NN提供高达5.4倍的吞吐量和5.2倍的能效。
硬件和软件实现的这种广泛的可能性需要一个灵活的软件库，这正是ARM的神经网络软件的切入点。该公司并不打算取代像TensorFlow或Caffe这样的流行框架，而是将这些框架转换成与任何特定产品的硬件相关的库。因此，如果您的手机没有ARM ML处理器，则该库仍将通过在CPU或GPU上运行任务来工作。隐藏在幕后的配置以简化开发是它的目标。
今天的机器学习
目前, ARM正专注于为机器学习领域的推理提供支持，使消费者能够在他们的设备上高效地运行复杂算法（尽管该公司并未排除参与硬件进行机器学习训练的可能性）。随着高速5G网络时代的到来，人们对隐私和安全的关注越来越多，ARM决定在边缘推动ML计算，而不是像谷歌那样聚焦在云上，这似乎是正确的选择。
最重要的是，ARM的机器学习能力并不仅限于旗舰产品。通过支持各种硬件类型和可扩展性选项，价格阶梯上下的智能手机可以受益，从低成本智能扬声器到昂贵服务器的各种产品都可以受益。甚至在ARM专用的ML硬件进入市场之前，利用它的Dot产品增强CPU和GPU的现代SoC，将会获得性能和能效的改进。
今年，我们可能不会在任何智能手机上看到ARM专用的ML和对象检测处理器，因为已经发布了大量SoC公告。相反，我们将不得不等到2019年，才能获得一些受益于Trillium项目及其相关硬件的第一批手机。