① 4体低位交叉存储器每隔1/4周期启动一个存储体,访问64个字需要多少周期
4体低位交叉的存储器的总线传输周期为τ，τ=T/4，依次访问64个字所需时间为:
t=T+(64-1) τ=T+63T/4=16.75T
课后答案，你能看懂不。
② 四体低位交叉存储器
地位交叉存储器是并行输出的，即连续读取4个字只需要一个存储周期，传送这四个字需要四个总线传送周期，而第一个字在存储周期内已经送到总线上并由总线传送了，而另外3个字则需要在存储周期结束后再等3个总线周期故200+3*50
③ 关于计算机组成原理的交叉存储器问题
低位交叉多体并行存储器的特点 ：每个模块都有相同的容量和存取速度。其实就是从每个模块读取一个字是并行的，而从一个模块继续读取下一个字，才有时间间隔，这也就是为什么它的带宽比顺序存取大。总而言之，模块间并行，模块内部串行。
④ 某计算机主存按字节编址,由四个64M*8位的DRAM芯片采用交叉编址方式构成并与宽度为32位的存储器主线相连，
由4个DRAM芯片b采用交叉编址方式构成主存，可知主存地址最低二位表示该字节存储的芯片编号。double型变量占64位，8个字节。它的主存地址804 001 AH最低二位是10，说明它从编号为2的芯片开始存储(编号从0开始)。一个存储周期可以对所有芯片各读取一个字节，因此需要3轮。
需要的芯片数=系统的容量/芯片的容量*系统的字长/芯片的字长=64KB/1K*8位/4位=64KB*2=128 片
64MB的主存地址空间，故而MAR的寻址范围是64M，故而是26位。而实际的主存的空间不能代表MAR的位数。
(4)四体低位交叉存储器存储容量扩展阅读：
存取速度高的高速缓冲存储器，存储容量和存取速度适中的主存储器是必不可少的。主存储器是按地址存放信息的，存取速度一般与地址无关。32位（比特）的地址最大能表达4GB的存储器地址。这对多数应用已经足够，但对于某些特大运算量的应用和特大型数据库已显得不够，从而对64位结构提出需求。
⑤ 关于计算机的一些问题，请高手指教！
1.
8位就有8跟线，2的9次方是512，有9根地址线，如果不算控制信号的话，一共19根线
如果加上片选，读写控制和其他的，就不知道有多少了.所以最少就是19吧
2. B
3.A
⑥ 组成原理唐朔飞第二版中P95面例4.1，为什么选ROM时只用译码器的Y4片选，而RAM还要地址线A10与Y5与后片选
c
⑦ 一个4体低位交叉的存储器，假设存取周期为T，CPU每隔 1/4T存取周期启动一个存储体，
4体低位交叉的存储器的总线传输周期为τ，τ=T/4，依次访问64个字所需时间为：
t=T+(64-1) τ=T+63T/4=16.75T
⑧ 什么是多模块存储器的低位交叉编址方式低位交叉编址如何提高存储性能
3.4.2多模块交叉存储器
1.存储器的模块化组织
一个由若干个模块组成的主存储器是线性编址的。
这些地址在各模块有两种安排方式：一种是顺序方式，一种是交叉方式。
顺序方式：某个模块进行存取时，其他模块不工作，某一模块出现故障时，其他模块可以照常工作，
通过增添模块来扩充存储器容量比较方便。但各模块串行工作，存储器的带宽受到了限制。
交叉方式：地址码的低位字段经过译码选择不同的模块,而高位字段指向相应模块内的存储字。连续
地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。对连续字的成块传送可实现多模块
流水式并行存取，大大提高存储器的带宽。
2.多模块交叉存储器的基本结构
四模块交叉存储器结构框图演示
每个模块各自以等同的方式与CPU传送信息。CPU同时访问四个模块，由存储器控制部件控制它们分时
使用数据总线进行信息传递。这是一种并行存储器结构。
下面做定量分析：我们认为模块字长等于数据总线宽度，模块存取一个字的存储周期为T，总线传送周期为τ，存储器的交叉模块数为m，为了实现流水线方式存取，应当满足
T=mτ （m=T/τ称为交叉存取度）
交叉存储器要求其模块数必须大于或等于m，以保证启动某模块后经mτ时间再次启动该模块时，它的上次存取操作已经完成。这样，连续读取m 个字所需的时间为
t1=T+(m-1)τ
而顺序方式存储器连续读取m个字所需时间为t2=mT.交叉存储器的带宽确实大大提高了。
m=4的流水线方式存取示意图如下
图3.31流水线方式存取示意图
【例4】 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期
T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少?
【解】
顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：
q=64位×4=256位
顺序存储器和交叉存储器连续读出4个字所需的时间分别是：
t2=mT=4×200ns=800ns=8×10-7s;
t1=T+(m-1)=200ns+30ns=350ns=35×10-7s
顺序存储器和交叉存储器的带宽分别是：
W2=q/t2=256÷(8×10-7)=32×107［位/s］;
W1=q/t1=256÷(35×10-7)=73×107［位/s］
3.二模块交叉存储器举例
二模块交叉存储器方框图演示
DRAM存储器读/写周期时，在行选通信号RAS有效下输入行地址，在列选通信号CAS有效下输入列地址。
如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。刷新周期是在RAS有效下
输入刷新地址，此地址指示的一行所有存储元全部被再生。A20—A3的18位地址用于模块中256K个存储字
的选择。A2用模块选择 ，连续的存储字交错分布在两个模块上，偶地址在模块0，奇地址在模块1。
DRAM存储器需要逐行定时刷新，而且,DRAM芯片的读出是一种破坏性读出，因此在读取之后要立即按读
出信息予以充电再生。 这样，若CPU先后两次读取的存储字使用同一RAS选通信号的话，CPU在接收到第一
个存储字之后必须插入等待状态，直至前一存储字再生完毕才开始第二个存储字的读取。
无等待状态成块存取示意图演示
由于采用m=2的交叉存取度的成块传送，两个连续地址字的读取之间不必插入等待状态（零等待存取）。
⑨ 低位交叉存储器为什么能并行
低位交叉存储器能并行是因为采用流水线的方式并行存取。交叉存储器，又称低位交叉编址，是一种模块式的存储器，能并行执行多个独立的读、写操作。存储器单元实际上是时序逻辑电路的一种。
按存储器的使用类型可分为只读存储器（ROM）和随机存取存储器（RAM），两者的功能有较大的区别，因此在描述上也有所不同。存储器是许多存储单元的集合，按单元号顺序排列。
每个单元由若干二进制位构成，以表示存储单元中存放的数值，这种结构和数组的结构非常相似，故在VHDL语言中，通常由数组描述存储器。
工作原理
存储器是用来存储程序和各种数据信息的记忆部件。存储器可分为主存储器(简称主存或内存)和辅助存储器(简称辅存或外存)两大类。和CPU直接交换信息的是主存。
主存的工作方式是按存储单元的地址存放或读取各类信息，统称访问存储器。主存中汇集存储单元的载体称为存储体，存储体中每个单元能够存放一串二进制码表示的信息，该信息的总位数称为一个存储单元的字长。
存储单元的地址与存储在其中的信息是一一对应的，单元地址只有一个，固定不变，而存储在其中的信息是可以更换的。
以上内容参考：网络- 存储器
⑩ 计算机组成原理 交叉存储器
顺序还是交叉，那不是重点。。。。重点是4个模块，每个模块之间是并行运作的，每个模块数据位宽是32位，4个并行就是128位，剩下的周期不用解释了。。