Ⅰ hibernate 懒加载和一级缓存的关系。
3.Hibernate高级特性以及性能优化
1)延迟加载 : 当程序执行getter方法获取时,才发送sql语句加载数据.
延迟加载给程序带来好处,但是要避免session过早关闭问题
a. load()和get()两个方法区别
load()采用延迟加载机制,返回的是一个proxy代理对象
get()没有采用延迟加载,返回的是一个对象实例
b.Hibernate.initialize(user)
可以强制user对象实例化
c.hbm映射描述文件中,<class>,<property>,<set>等元素
都可以使用lazy属性,默认lazy="true",启用延迟加载
lazy="false"禁用延迟加载.
2)缓存机制
Hibernate每次查询先去缓存中查找,没有才去数据库查询.
a.一级缓存
Session级别的缓存,缓存load,get出来的单个对象.默认开启.
使用同一个Session对象多次查询同一个User对象,
只会发送一次SQL取数据库获取
b.二级缓存
SessionFactory级别的缓存.默认情况是关闭.
(1)首先在hibernate.cfg.xml中指定EhCache缓存策略
<property name="hibernate.cache.provider_class">
org.hibernate.cache.EhCacheProvider
</property>
(2)在src下添加ehcache.xml配置文件
(3)在User.hbm.xml中添加<cache/>定义
<cache usage="read-only"/> ,如果涉及更新,使用read-write
c.查询缓存
缓存HQL查询结果集,对相同的HQL查询语句,只去数据库查询一次.
Ⅱ HBM显存到底好在哪
超高显存位宽，比如HBM显存的位宽是4096bit，N卡中高端卡才256bit，高位款应该有更牛逼的性能
显卡面积变小，功耗大大降低，显存集成在GPU里，整个显卡长度变短了一半以上，而且功耗也低了很多，之前的A卡都是很高的功耗，不过你看现在的r9 nano
除了这两点好像其他的都差不多，反正A黑游戏不少，驱动也感觉没老黄做的好。。。
不过感觉HBM这类设计应该会慢慢代替GDDR5的显存的，
Ⅲ 为什么cpu不使用hbm闪存堆叠
你这问的。。。
HBM是High Bandwidth Memory的缩写，说的是存储器，不是CPU好么。。。。所以CPU使用堆叠技术但不会使用“闪存”堆叠，因为他是CPU，不是闪存。。。
CPU早就开始尝试运用3D堆叠技术了。。。。
欢迎追问满意采纳！
Ⅳ NVIDIA全新显卡Pascal解析 到底强在哪
Pascal架构看点之一：计算性能是关键，双精度性能逆市回归
GP100的性能一经公布，给我们的感觉就是NVIDIA这次回归了GK110大核心时代注重双精度运算的设计，而且比之前更加变态——GK110架构中FP64双精度与FP32单精度的比例不过1：3，每组SMX单元中有192个FP32单元，64个FP64单元，但GP100核心中每组SM单元中有64个FP32单元，但有32个FP64单元，FP64与FP32比例是1：2。
要知道，Maxwell架构中单双精度比砍到了1/32，GK104核心中单双精度比是1/24，这都远远低于Pascal核心，唯一能与之媲美的就是当年Fermi核心的Tesla加速卡了。
因此在双精度性能上，GP100核心可以说突破天际了，FP64浮点性能可达5.3TFLOPS，而GK110核心不过1.68TFLOPS，GM200核心更是只有可怜的0.21TFLOPS，GP100双精度性能达到了GK110核心的3倍多，是GM200核心的20多倍。
HPC很多应用需要双精度性能，不过这样的计算并不需要高精度运算，因为它天生自带纠错能力，而GP100的FP32 CUDA核心可以同时执行2个FP16半精度运算，因此FP16浮点性能高达21.6TFLOPS。NVIDIA在Tesla P100之外还推出了基于GP100核心的DGX-1深度学习超级计算机，由8颗GP100核心及2颗16核Xeon E5处理器组成，深度计算性能达到了170TFLOPS，号称比250台X86服务器还要强大。
GP100为了提升计算性能，增强的不仅仅是双精度单元，其L2缓存、寄存器文件也大幅提升，总计拥有4MB L2缓存、14MB寄存器文件。总之，NVIDIA的GP100核心为了计算性能可谓煞费苦心，双精度性能简直逆天，不过NVIDIA针对高性能运算所做的设计固然讨好HPC市场，但对游戏市场来说双精度是没多少用处的，反而浪费了晶体管单元，提高了成本及功耗。
Pascal架构看点之二：升级16nm工艺，密度、能效提升
从AMD的HD 7970显卡率先使用28nm工艺开始算起，TSMC的28nm工艺已经陪伴我们四年时间了，期间AMD、NVIDIA数次升级的新核心都没有工艺升级，依然坚持28nm工艺，双方都跳过了20nm工艺、直接进入了性能更好的FinFET工艺节点，只不过AMD选择了三星/GF的14nm FinFET LPP工艺，NVIDIA坚持了老朋友TSMC的16nm FinFET Plus工艺。
TSMC的16nm FinFET工艺优势
对半导体芯片来说，升级工艺通常意味着晶体管性能提升、功耗下降，同时晶体管密度大幅提升。具体到TSMC的16nm工艺，该公司此前表示其16nm工艺的晶体管密度是28nm HPM工艺的2倍左右，同样的功耗下性能提升38%，同样的速度下功耗降低54%，对比20nm工艺则是20%速度提升、35%功耗下降。
我们再来看下GP100核心的相关数据：
GP100核心的晶体管密度、频率及TDP功耗
我们简单地把几款GPU的晶体管密度换算了下（晶体管数量除以核心面积，由于GPU核心的电路复杂，这种算法不一定精确，仅供参考），16nm工艺的GP100核心晶体管密度大约是2510万每平方毫米，算起来晶体管密度比之前28nm工艺的Maxwell、Kepler恰好多一倍。
至于每瓦性能比，这里使用的是FP32浮点性能与TDP功耗的比值，考虑到上述核心面向的市场不同，我们要知道侧重高性能的GP100与游戏市场的GM204、GK104对比TDP是不公平的，不过最终的结果依然显示出16nm工艺的GP100在每瓦性能比上有明显优势。
从这一点也可以猜测，未来针对游戏市场的Pascal核心（比如GP104、GP106）问世之后，它们势必要阉割掉GP100核心上很多不必要的功能，优化功耗，所以其每瓦性能比无疑会更出色。
Pascal架构看点之三：HBM 2显存登场，16GB很好很强大
早在2年前的GTC大会上，NVIDIA就公布了Pascal显卡的2大特色——一个是NVLink总线，一个就是3D Memory，号称容量、带宽是目前显卡的2-4倍，带宽可达1TB/s，这个显存实际上就是HBM 2显存。有意思的是，NVIDIA此举也意味着尽管AMD Fury显卡抢先使用HBM显存，但NVIDIA还是在新一代HBM显存上抢了先，不知道AMD面对这种情况又是如何看的呢？
对于HBM 2显存，我们之前也多次做过介绍，HBM 2显存现在已经被JEDEC吸纳为标准。相比第一代HBM显存，HBM 2显存IO位宽不变，但核心容量从2Gb提升到了8Gb，支持4Hi、8Hi堆栈，频率从1Gbps提升到了2Gbps，带宽从512GB/s提升到了1024GB/s，这也是TB/s带宽的由来。
目前三星、SK Hynix已经或者正在量产HBM 2显存，单颗容量是4GB的，NVIDIA的GTC大会上展示了SK Hynix的HBM 2显存，GP100核心使用的应该也是Hynix的产品，每个GP100核心周围堆栈了4颗HBM 2显存，总容量是16GB，要比AMD的Fury显卡的4GB HBM显存容量高得多。
支持HBM显存对NVIDIA来说还有个好处，那就是ECC校验。此前的架构中，NVIDIA Tesla显卡的ECC校验需要占用6.25%的显存空间，这意味着有相当部分的显存要被“浪费”，Tesla K40加速卡的12GB显存中有750MB预留给ECC校验，可用的内存容量就剩下11.25GB，而且这还会影响内存带宽。相比之下，HBM 2显存原生支持ECC校验，不需要额外的内存占用，这不仅提高了显存利用率，带宽也不会受影响。
GTC大会展示的SK Hynix公司的4GB HBM2显存
16GB HBM2显存总量在Tesla及Quadro专业卡中不算第一，但HBM 2显存超高的带宽是GDDR5显存望尘莫及的。不过值得注意的是，在GTC大会上展示的HBM 2显存频率标明是2Gbps的，但NVIDIA的GP100核心目前带宽只有720GB/s，并没有达到之前宣称的TB/s带宽，算下来频率应该只有1.4Gbps左右，这说明GP100核心的HBM 2显存并没有全速运行，不清楚NVIDIA为何留了一手。
Pascal架构看点之四：NVLink可支持8路显卡并行
如果说3D显存是NVIDIA公布的Pascal的第一个关键特性，那么NV Link总线就是另外一个关键了，它同样是NVIDIA针对高性能运算开发的技术，号称速度是PCI-E总线的5-12倍，前面提到的DGX-1深度计算超级计算机就使用了NV Link技术。
GP100显卡背后的NV Link接口
NV Link的优点就是带宽超高，目前PCI-E 3.0 x16带宽不过16GB/s，用在游戏显卡上是足够的，但在超算中就不够看了，新一代的PCI-E 4.0规范又延期了，这就得靠NV Link总线了。NV Link实际上是NVIDIA与IBM合作开发的，每个通道的带宽是40GB/s，GP100核心支持4个NV Link，双向带宽高达160GB/s，而且带宽效率高达94%，这些都要比PCI-E总线更有优势。
DGX-1的8路GP100显卡并行就靠了NV Link技术
NV Link技术主要是为高性能运算而生的，IBM会在他们的Power 9处理器中使用该技术，Intel就不太可能使用NVIDIA的技术了，他们有自己的并行总线技术。对于普通消费者来说，NV Link意义不大，不过超高的带宽、更低的延迟使得NV Link技术可以支持8路显卡并行，对高玩来说有一定吸引力，不过多卡互联的关键在于目前恐怕没有哪些应用或者游戏能够完美支持8卡运行。
Pascal显卡最关键的问题：消费级显卡如何“阉割”
以上四点只是NVIDIA Pascal显卡的部分特色，由于官方公布的细节还不够多，我们对Pascal显卡的了解还需要进一步深入。毫无疑问的是GP100大核心在高性能计算市场大有用武之地，不论是超高的双精度性能、超高的每瓦性能比还是超高的显存带宽、超高的NV Link总线，GP100大核心都拥有极强的竞争力，也无怪乎该卡刚发布，欧洲最强的超级计算机就准备使用Tesla P100专业卡升级了。
不过非专业用户对GP100最大的担心也来源于此，因为它身上集成了太多的专业技术，双精度运算对游戏应用没多少用处，16GB HBM 2显存虽然够YY，但成本让人担心，NV Link总线对游戏显卡来说更是屠龙之技，只有16nm工艺的高能效对游戏玩家来说是有用的。
Ⅳ 推进半导体技术发展的五大趋势
过去几十年，全球半导体行业增长主要受台式机、笔记本电脑和无线通信产品等尖端电子设备的需求，以及基于云计算兴起的推动。这些增长将继续为高性能计算市场领域开发新应用程序。
首先，5G将让数据量呈指数级增长。我们需要越来越多的服务器来处理和存储这些数据。2020年Yole报告，这些服务器核心的高端CPU和GPU的复合年增长率有望达到29%。它们将支持大量的数据中心应用，比如超级计算和高性能计算服务。在云 游戏 和人工智能等新兴应用的推动下，GPU预计将实现更快增长。例如，2020年3月，互联网流量增长了近50%，法兰克福的商业互联网数据交换创下了数据吞吐量超过每秒9.1兆兆位的新世界纪录。
第二个主要驱动因素是移动SoC——智能手机芯片。这个细分市场增长虽然没有那么快, 但这些SoC在尺寸受限的芯片领域对更多功能的需求，将推动进一步技术创新。
除了逻辑、内存和3D互联的传统维度扩展之外，这些新兴应用程序将需要利用跨领域的创新。这需要在器件、块和SoC级别进行新模块、新材料和架构的改变，以实现在系统级别的效益。我们将这些创新归纳为半导体技术的五大发展趋势。
趋势一:摩尔定律还有用，将为半导体技术续命8到10年…
在接下来的8到10年里，CMOS晶体管的密度缩放将大致遵循摩尔定律。这将主要通过EUV模式和引入新器件架构来实现逻辑标准单元缩放。
在7nm技术节点上引入了极紫外(EUV)光刻，可在单个曝光步骤中对一些最关键的芯片结构进行了设计。在5nm技术节点之外(即关键线后端(BEOL)金属节距低于28-30nm时)，多模式EUV光刻将不可避免地增加了晶圆成本。最终，我们希望高数值孔径(High-NA) EUV光刻技术能够用于行业1nm节点的最关键层上。这种技术将推动这些层中的一些多图案化回到单图案化，从而提供成本、产量和周期时间的优势。
Imec对随机缺陷的研究对EUV光刻技术的发展具有重要意义。随机打印故障是指随机的、非重复的、孤立的缺陷，如微桥、局部断线、触点丢失或合并。改善随机缺陷可使用低剂量照射，从而提高吞吐量和成本。
为了加速高NA EUV的引入，我们正在安装Attolab，它可以在高NA EUV工具面世之前测试一些关键的高NA EUV材料(如掩膜吸收层和电阻)。目前Attolab已经成功地完成了第一阶段安装，预计在未来几个月将出现高NA EUV曝光。
除了EUV光刻技术的进步之外，如果没有前沿线端(FEOL)设备架构的创新，摩尔定律就无法延续。如今，FinFET是主流晶体管架构，最先进的节点在6T标准单元中有2个鳍。然而，将鳍片长度缩小到5T标准单元会导致鳍片数量减少，标准单元中每个设备只有一个鳍片，导致设备的单位面积性能急剧下降。这里，垂直堆叠纳米薄片晶体管被认为是下一代设备，可以更有效地利用设备占用空间。另一个关键的除垢助推器是埋地动力轨(BPR)。埋在芯片的FEOL而不是BEOL，这些BPR将释放互连资源路由。
将纳米片缩放到2nm一代将受到n-to-p空间约束的限制。Imec设想将Forksheet作为下一代设备。通过用电介质墙定义n- p空间，轨道高度可以进一步缩放。与传统的HVH设计相反，另一个有助于提高路由效率的标准单元架构发展是针对金属线路的垂直-水平-垂直(VHV)设计。最终通过互补场效应晶体管(CFET)将标准cell缩小到4T，之后充分利用cell层面上的第三维度，互补场效应晶体管通过将n-场效应晶体管与p-场效应晶体管折叠。
趋势2: 在固定功率下，逻辑性能的提高会慢下来
有了上述的创新，我们期望晶体管密度能遵循摩尔所规划的路径。但是在固定电源下，节点到节点的性能改进——被称Dennard缩放比例定律，Dennard缩放比例定律（Dennard scaling）表明，随着晶体管变得越来越小，它们的功率密度保持不变，因此功率的使用与面积成比例；电压和电流的规模与长度成比例。
世界各地的研究人员都在寻找方法来弥补这种减速，并进一步提高芯片性能。上述埋地电力轨道预计将提供一个性能提高在系统水平由于改进的电力分配。此外，imec还着眼于在纳米片和叉片装置中加入应力，以及提高中线的接触电阻(MOL)。
二维材料如二硫化钨(WS2)在通道中有望提高性能，因为它们比Si或SiGe具有更强的栅长伸缩能力。其中基于2d的设备架构包括多个堆叠的薄片非常有前景，每个薄片被一个栅极堆叠包围并从侧面接触。模拟表明，这些器件在1nm节点或更大节点上比纳米片的性能更好。为了进一步改善这些器件的驱动电流，我们着重改善通道生长质量，在这些新材料中加入掺杂剂和提高接触电阻。我们试图通过将物理特性(如生长质量)与电气特性相关联来加快这些设备的学习周期。
除了FEOL, 走线拥挤和BEOL RC延迟，这些已经成为性能改善的重要瓶颈。为了提高通径电阻，我们正在研究使用Ru或Mo的混合金属化。我们预计半镶嵌(semi-damascene)金属化模块可同时改善紧密距金属层的电阻和电容。半镶嵌(semi-damascene) 可通过直接模式和使用气隙作为介电在线路之间(控制电容增加)
允许我们增加宽高比的金属线(以降低电阻)。同时，我们筛选了各种替代导体，如二元合金，它作为‘good old’ Cu的替代品，以进一步降低线路电阻。
趋势3:3D技术使更多的异构集成成为可能
在工业领域，通过利用2.5D或3D连接的异构集成来构建系统。这些有助于解决内存问题，可在受形状因素限制的系统中添加功能，或提高大型芯片系统的产量。随着逻辑PPAC(性能-区域-成本)的放缓，SoC 的智能功能分区可以提供另一个缩放旋钮。一个典型的例子是高带宽内存栈(HBM)，它由堆叠的DRAM芯片组成，这些芯片通过短的interposer链路直接连接到处理器芯片，例如GPU或CPU。最典型的案例是Intel Lakefield CPU上的模对模堆叠， AMD 7nm Epyc CPU。在未来，我们希望看到更多这样的异构SOC，它是提高芯片性能的最佳桥梁。
在imec，我们通过利用我们在不同领域(如逻辑、内存、3D…)所进行的创新，在SoC级别带来了一些好处。为了将技术与系统级别性能联系起来，我们建立了一个名为S-EAT的框架(用于实现高级技术的系统基准测试)。这个框架可评估特定技术对系统级性能的影响。例如:我们能从缓存层次结构较低级别的片上内存的3D分区中获益吗?如果SRAM被磁存储器(MRAM)取代，在系统级会发生什么?
为了能够在缓存层次结构的这些更深层次上进行分区，我们需要一种高密度的晶片到晶片的堆叠技术。我们已经开发了700nm间距的晶圆-晶圆混合键合，相信在不久的将来，键合技术的进步将使500nm间距的键合成为可能。
通过3D集成技术实现异质集成。我们已经开发了一种基于sn的微突起互连方法，互连间距降低到7µm。这种高密度连接充分利用了透硅通孔技术的潜力，使>16x更高的三维互联密度在模具之间或模具与硅插接器之间成为可能。这样就大大降低了对HBM I/O接口的SoC区域需求(从6 mm2降至1 mm2)，并可能将HBM内存栈的互连长度缩短至多1 mm。使用混合铜键合也可以将模具直接与硅结合。我们正在开发3µm间距的模具到晶圆的混合键合，它具有高公差和放置精度。
由于SoC变得越来越异质化，一个芯片上的不同功能(逻辑、内存、I/O接口、模拟…)不需要来自单一的CMOS技术。对不同的子系统采用不同的工艺技术来优化设计成本和产量可能更有利。这种演变也可以满足更多芯片的多样化和定制化需求。
趋势4:NAND和DRAM被推到极限;非易失性存储器正在兴起
内存芯片市场预测显示，2020年内存将与2019年持平——这一变化可能部分与COVID-19减缓有关。2021年后，这个市场有望再次开始增长。新兴非易失性存储器市场预计将以>50%的复合年增长率增长，主要受嵌入式磁随机存取存储器(MRAM)和独立相变存储器(PCM)的需求推动。
NAND存储将继续递增，在未来几年内可能不会出现颠覆性架构变化。当今最先进的NAND产品具有128层存储能力。由于晶片之间的结合，可能会产生更多的层，从而使3D扩展继续下去。Imec通过开发像钌这样的低电阻字线金属，研究备用存储介质堆，提高通道电流，并确定控制压力的方法来实现这一路线图。我们还专注于用更先进的FinFET器件取代NAND外围的平面逻辑晶体管。我们正在 探索 3D FeFET与新型纤锌矿材料，作为3D NAND替代高端存储应用。作为传统3D NAND的替代品，我们正在评估新型存储器的可行性。
对于DRAM，单元缩放速度减慢，EUV光刻可能需要改进图案。三星最近宣布EUV DRAM产品将用于10nm (1a)级。除了 探索 EUV光刻用于关键DRAM结构的模式，imec还为真正的3D DRAM解决方案提供了构建模块。
在嵌入式内存领域，我通过大量的努力来理解并最终拆除所谓的内存墙，CPU从DRAM或基于SRAM的缓存中访问数据的速度有多快?如何确保多个CPU核心访问共享缓存时的缓存一致性?限制速度的瓶颈是什么? 我们正在研究各种各样的磁随机存取存储器(MRAM)，包括自旋转移转矩(STT)-MRAM，自旋轨道转矩(SOT)-MRAM和电压控制磁各向异性(VCMA)-MRAM)，以潜在地取代一些传统的基于SRAM的L1、L2和L3缓存(图4)。每一种MRAM存储器都有其自身的优点和挑战，并可能通过提高速度、功耗和/或内存密度来帮助我们克服内存瓶颈。为了进一步提高密度，我们还在积极研究可与磁隧道结相结合的选择器，这些是MRAM的核心。
趋势5:边缘人工智能芯片行业崛起
边缘 AI预计在未来五年内将实现100%的增长。与基于云的人工智能不同，推理功能是嵌入在位于网络边缘的物联网端点(如手机和智能扬声器)上的。物联网设备与一个相对靠近边缘服务器进行无线通信。该服务器决定将哪些数据发送到云服务器(通常是时间敏感性较低的任务所需的数据，如重新培训)，以及在边缘服务器上处理哪些数据。
与基于云的AI(数据需要从端点到云服务器来回移动)相比，边缘 AI更容易解决隐私问题。它还提供了响应速度和减少云服务器工作负载的优点。想象一下，一辆需要基于人工智能做出决定的自动 汽车 。由于需要非常迅速地做出决策，系统不能等待数据传输到服务器并返回。考虑到通常由电池供电的物联网设备施加的功率限制，这些物联网设备中的推理引擎也需要非常节能。
今天，商业上可用的边缘 AI芯片，加上快速GPU或ASIC，可达到1-100 Tops/W运算效率。对于物联网的实现，将需要更高的效率。Imec的目标是证明推理效率在10.000个Tops /W。
通过研究模拟内存计算架构，我们正在开发一种不同的方法。这种方法打破了传统的冯·诺伊曼计算模式，基于从内存发送数据到CPU(或GPU)进行计算。使用模拟内存计算，节省了来回移动数据的大量能量。2019年，我们演示了基于SRAM的模拟内存计算单元(内置22nm FD-SOI技术)，实现了1000Tops/W的效率。为了进一步提高到10.000Tops/W，我们正在研究非易失性存储器，如SOT-MRAM, FeFET和基于IGZO（铟镓锌氧化物）的存储器。
Ⅵ AMD Ryzen 5 3500U自带的Radeon Vega 8 核显相当于什么水平的独显
相当于gt730-gt750ti之间的一个水平，可以玩大部分网游。vega8核显搭配双通道内存相当于GTX750。
锐龙5-3500U全新Raven Ridge核心代号CPU内置的是AMD Radeon Vega 8 Graphics核心显卡，简称可以是Vega 8。而我们知道之前的锐龙系列处理器没有一款内置核心显卡，均需要搭配独立显卡方可使用。
在3D Mark测试对比中，Vega 8核心显卡远远强于UHD630，也就是说Vega 8如果玩游戏的话，肯定要比UHD630出色一些。可以看到，在多项游戏测试当中，Ryzen 3 3500U的核显性能远远强于UHD630性能。
(6)hbm代替缓存扩展阅读：
Radeon VEGA架构为GPU提供了全新内存层次结构。这种激进的新方法令GPU拥有全新高带宽缓存及其控制器。该缓存采用先进的HBM2技术，每秒能够传输TB级数据，与上一代HBM技术相比，每个引脚带宽增加了一倍。
HBM2还可以在GDDR5内存占用量不到一半的情况下，实现更大容量。Radeon VEGA架构针对流式处理海量数据集进行了优化，可以与多种类型内存一起工作，最多可提供512TB虚拟地址空间。
Ⅶ 显存和CPU一级缓存哪个快
一级缓存快，显存现在最快是hbm现在，最大带宽是512GB/s，这是目前最快的，但你可以看到，我随便拿个笔记本的L1速度就是700多GB一秒
Ⅷ 配置hibernate二级缓存,有几种方法
19.2.1. 缓存映射（Cache mappings）
类或者集合映射的“<cache>元素”可以有下列形式：
<cache
usage="transactional|read-write|nonstrict-read-write|read-only"
region="RegionName"
include="all|non-lazy"
/> usage(必须)说明了缓存的策略: transactional、 read-write、 nonstrict-read-write或 read-only。
region (可选, 默认为类或者集合的名字(class or collection role name)) 指定第二级缓存的区域名(name of the second level cache region)
include (可选,默认为 all) non-lazy 当属性级延迟抓取打开时, 标记为lazy="true"的实体的属性可能无法被缓存
另外(首选?), 你可以在hibernate.cfg.xml中指定<class-cache>和 <collection-cache> 元素。
这里的usage 属性指明了缓存并发策略（cache concurrency strategy）。
19.2.2. 策略：只读缓存（Strategy: read only）
如果你的应用程序只需读取一个持久化类的实例，而无需对其修改， 那么就可以对其进行只读 缓存。这是最简单，也是实用性最好的方法。甚至在集群中，它也能完美地运作。
<class name="eg.Immutable" mutable="false">
<cache usage="read-only"/>
....
</class>19.2.3. 策略:读/写缓存（Strategy: read/write）
如果应用程序需要更新数据，那么使用读/写缓存 比较合适。 如果应用程序要求“序列化事务”的隔离级别（serializable transaction isolation level），那么就决不能使用这种缓存策略。 如果在JTA环境中使用缓存，你必须指定hibernate.transaction.manager_lookup_class属性的值， 通过它，Hibernate才能知道该应用程序中JTA的TransactionManager的具体策略。 在其它环境中，你必须保证在Session.close()、或Session.disconnect()调用前， 整个事务已经结束。 如果你想在集群环境中使用此策略，你必须保证底层的缓存实现支持锁定(locking)。Hibernate内置的缓存策略并不支持锁定功能。
<class name="eg.Cat" .... >
<cache usage="read-write"/>
....
<set name="kittens" ... >
<cache usage="read-write"/>
....
</set>
</class>
Ⅸ r5 4500u核显相当于
r5-4500u。
锐龙5 4500U最高能支持LPDDR4 4266MHz内存，Swift 3 S314-42搭载的则是频率为3200MHz的双通道8GB DDR4内存，另外时序也不太好看，仅为32-29-34-68。
在CPU-Z测试中，锐龙5 4500U的单线程分数为484，多线程分数为2579。而Intel的桌面处理器i5-9400F对线的单线程/多线程车估计分别为481、2685，二者基本相当。
(9)hbm代替缓存扩展阅读：
Radeon VEGA架构为GPU提供了全新内存层次结构。这种激进的新方法令GPU拥有全新高带宽缓存及其控制器。该缓存采用先进的HBM2技术，每秒能够传输TB级数据，与上一代HBM技术相比，每个引脚带宽增加了一倍。
HBM2还可以在GDDR5内存占用量不到一半的情况下，实现更大容量。Radeon VEGA架构针对流式处理海量数据集进行了优化，可以与多种类型内存一起工作，最多可提供512TB虚拟地址空间。
注意事项：
需要注意的后缀为单数的锐龙3-4300U、锐龙5-4500U和锐龙7-4700U不支持超线程技术，但也因此获得了更高的默认主频。而后缀为双数的锐龙5-4600U和锐龙7-4800U虽然拥有双倍的逻辑核心，但为了兼顾满载时的功耗不得不调低了默认主频。
此外网传AMD还会增加第6款移动锐龙4000系列的子型号——锐龙9-4900U，CPU主频和GPU性能可能还会再度提升。
Ⅹ CPU都有3个缓存那为什么不在做个大容量的L4缓存来替代DDR运行内存呢或者把HBM2显存当内存
四级缓存的设计，在某些特殊的CPU中早已存在，并不是你最早想出来的。
问题在于，民用级CPU，缓存类型越多，实际使用时的效率反而下降，并不是搞出来几GB的五级缓存、六级缓存之类的，CPU性能就一定越高。并且，巨大的缓存要消耗海量的晶体管，增大处理器核心面积、降低产品良率、增大处理器的功耗和散热难度，得不偿失。
随着DDR内存性技术的迭代升级，目前最高主频多通道DDR4的内存带宽，早已不输于早期的CPU的二级缓存带宽甚至更强。随着内存技术的继续进步（包括傲腾技术），三级缓存和内存甚至硬盘之间的差距会越来越小，四级缓存已经没必要存在了。非要增加四级缓存，反而会增加一个数据的中转调取环节，降低效能。
目前的HBM2制造成本明显比常规DDR4颗粒贵太多，立即取代常规内存不现实，并且还要对现有计算机架构做出重大调整，风险、成本较高。不过，HBM类型的颗粒将来用于常规内存应该是一个趋势，就不知道哪年能实现。