㈠ 如何学习zynq以太网控制器及协议栈
第 9 章 ZedBoard 入门
前面大家已经对 ZYNQ 架构以及相应的开发工具有一定的认识，接下来我们将带领大家来一起 体验 ZYNQ，体验软硬件协同设计的魅力。由于时间的关系，下面的一些实验（本章及后续章节的实验） 可能有不完善的地方，欢迎读者向我们反馈。 9.1 跑马灯 本实验将指导大家使用 Vivado 集成设计环境创建本书的第一个 Zynq 设计。这里，我们使用跑马灯 这个入门实验来向大家介绍 Vivado IDE 的 IP Integrator 环境，并在 Zedboard 上实现这个简单的 Zynq 嵌 入式系统。之后，我们将会使用 SDK 创建一个简单的软件应用程序，并下载到 Zynq 的 ARM 处理器中， 对在 PL 端实现的硬件进行控制。本实验分为三个小节来向大家进行介绍： ? 第一节我们将使用 Vivado IDE 创建一个工程。 ? 在第一节的基础上，第二节我们将继续构建一个 Zynq 嵌入式处理系统，并将完成后的硬件导入 到 SDK 中进行软件设计。 ? 最后一节我们将使用 SDK 编写 ARM 测试应用程序， 并下载到 ZedBoard 上进行调试。 实验环境：Windows 7 x64 操作系统， Vivado2013.4，SDK 2013.4
9.1.1 Vivado 工程创建
1) 双击桌面 Vivado 快捷方式 ，或者浏览 Start > All Programes > Xilinx Design Tools > Vivado
2013.4 > Vivado 2013.4 来启动 Vivado. 2) 当 Vivado 启动后，可以看到图 9-1 的 Getting Started 页面。
图 9- 1 Vivado 开始界面
3) 选择 Create New Project 选项，图 9-2 所示的 New Project 向导将会打开，点击 Next。
图 9- 2 New Project 对话框 4) 在 Project Name 对话框中，输入 first_zynq_design 作为 Project name, 选择 C:/XUP/Zed 作为 Project location，确保 Create project subdirectory 被勾选上，如图 9-3，点击 Next。
图 9- 3 Project Name 对话框 5) 在 Project Type 对话框中，选择 RTL Project，确保 Do not specify sources at this time 选项没有 被勾选，如图 9-4，点击 Next。
图 9- 4 Project Type 对话框 6) 在 Add Source 对话框中， 选择 Verilog 作为目标语言，如果你对 VHDL 熟悉的话， 你也可以 选择 VHDL，如果这里你忘记了选择，在工程创建完成后，也可以在工程设置中选择你熟悉的 HDL 语言。如果你已经有了源文件，在这里就可以选择 Add file 或者 Add directory 进行添加， 由于我们没有任何的源文件， 所以这里我们直接点击 Next 即可，如图 9-5。
图 9- 5 添加源文件 7) 在 Add Existing IP 对话框中，点击 Next。 8) 在 Add Constraints 对话框中，点击 Next。 9) 在 Default Part 对话框中，在 Specify 框中选择 Boards 选项，在下面的 Board 列表中选择 ZedBoard Zynq Evaluation and Development Kit，点击 Next，如图 9-6。
图 9- 6 芯片选择 10) 在 New Project Summary 对话框中，点解 Finish 完成工程创建，至此，我们已经使用 Vivado 创建了一个 Zynq 设计的工程框架，图 9-7 为 Vivado 的工程界面，在第四章我们已经对该界面 进行过介绍，如果还不熟悉的读者再回到前面复习一下。下面我将使用 Flow Navigator 的 IP Integrator 功能完成第二节的嵌入式系统设计。
图 9- 7 Vivado 工程界面
9.1.2 在 Vivado 中创建 Zynq 嵌入式系统 这一节我们将创建一个简单的 Zynq 嵌入式系统，该系统使用 Zynq PL 部分实现一个通用 I/O 控制 器 (GPIO)，控制器同 ZedBoard 上的 8 个 LED 相连接，并且通过 AXI 总线连接到 PS 端，这样我们就可 以通过将要在第三小节中实现的 ARM 应用程序来对 LED 进行控制。系统结构图如图 9-8 所示。
㈡ ARM如何与FPGA进行通讯
一般意义上如果FPGA没有带硬核ARM的话，FPGA和ARM的通信可以采用ARM总线的方式，也是就FPGA和ARM芯片留出的总线相联系。
那么FPGA端提供的接口就是要与ARM总线协议一致。
一般来说采用类似SDRAM的接口就可以了，通过片选来切换到FPGA数据。
当FPGA需要发送数据时，可以先给ARM一个中断信号，ARM再通过片选访问FPGA数据即可。
㈢ zynq怎么对fpga部分供电配置
1.为FPGA设计它所需要的不同电压的供电线路；2.不同电压的供电均提供足够的输出电流；3.在FPGA的各个供电引脚附近布上退耦电容。
㈣ zynq系列fpga 支持什么接口的显示屏
digilent有款zedboard，我记得上面有HDIMI口，详细可以去官网看看，不是支持什么接口显示屏，而是有HDMI或者VGA，或DVI的内核或者代码（Verilog或者VHDL），任一接口都可以用，非常灵活的
㈤ zynq 7000可以用来学习fpga吗
当然可以ZYNQ 7000包括ARM核和FPGA两部分SOC，相对比较高端了。
如果只是开始学习FPGA，还是选择一个相对简单一点的芯片，比如SPARTAN系列就可以了
㈥ 1848交换芯片检测不到FPGA
首先检查板上排针引出的JTAG信号TCK 、TDI、TDO、TMS信号波形是否正确。
若信号不正常，检测是否JTAG信号和FPGA之间的电平转换芯片存在问题，供电，信号方向，电平匹配。
若还是没有问题，就要考虑ZYNQ是否正常工作了，用万用表测试FPGA配置引脚，XILINX FPGA都有INIT_B初始化完成标志，若拉高表明FPGA初始化完成，若拉低则表明fpga启动发生错误，此时最好从一下三个方面检查：电源，时钟，复位。
① 电源：在使用JTAG启动方式时，要求PS PL电源均上电，各个电源上电时序和电平根据对应芯片DC and AC Switching Characteristics data sheet中叙述可知。
② 时钟：PS_CLK被连接到多个PLL以便进行倍频到高频时钟提供给系统使用，当然也可以旁路掉PLL直接使用，PS_CLK通常由晶振产生，需要注意其时钟频率是否符合要求（zynq 7000要求30M
一般到这里通常可以解决问题了，如果还是有问题建议检查CFGBVS等特殊配置引脚是否存在问题。
㈦ 有关Zynq-7000里面ARM和FPGA数据传输是怎么实现的
我做个比喻吧，ARM呢就像是一个设计好的公楼，那个部门负责什么事情都是定好的，你要做的就是合理调配部门资源合理搭配来完成你的目的。FPGA呢就是给你一大堆建筑材料和人员，你要它建成什么样子它就是什么样子！
㈧ 如何通过fpga扩展千兆网口zynq
基于 Zynq的 Avnet ZedBoard的LPC（低引脚数）FMC连接器，在板子的外设上添加了4个千兆以太网端口。
板子本身有4个Marvell 88E1510千兆以太网PHY和带有集成磁件的端口连接器。以太网MAC位于ZynqSoC，使用ZynqSoC的PS（处理器系统）的硬件以太网MAC，或者在ZynqSoC的PL（可编程逻辑）中例化的以太网MAC。