① 使用外部晶振时如何配置芯片的引脚
(1).外接晶体体时；XTAL1与XTAL2都要配置为模拟输入
(2).外接振荡电路为“RC”或“C”方式时，XTAL2引脚要配置为模拟输入
(3).外接CMOS时钟电路时，XTAL2引脚要配置为数字输入
(4).以上几种方式在引脚的配置中都要使用跳过功能将此引脚跳过
② 如何实现gpio口模式的配置
一、 STM32的输入输出管脚有下面8种（4输入 2输出 2复用输出）可能的配置：
① 浮空输入_IN_FLOATING
② 带上拉输入_IPU
③ 带下拉输入_IPD
④ 模拟输入_AIN
⑤ 开漏输出_OUT_OD
⑥ 推挽输出_OUT_PP
⑦ 复用功能的推挽输出_AF_PP
⑧ 复用功能的开漏输出_AF_OD
1.1 I/O口的输出模式下，有3种输出速度可选(2MHz、10MHz和50MHz)，这个速度是指I/O口驱动电路的响应速度而不是输出信号的速度，输出信号的速度与程序有关（芯片内部在I/O口 的输出部分安排了多个响应速度不同的输出驱动电路，用户可以根据自己的需要选择合适的驱动电路）。通过选择速度来选择不同的输出驱动模块，达到最佳的噪声控制和降低功耗的目的。高频的驱动电路，噪声也高，当不需要高的输出频率时，请选用低频驱动电路，这样非常有利于提高系统的EMI性能。当然如果要输出较高频率的信号，但却选用了较低频率的驱动模块，很可能会得到失真的输出信号。
输出速度又称输出驱动电路的响应速度，可理解为：输出驱动电路的带宽，即一个驱动电路可以不失真地通过信号的最大频率。
如果一个信号的频率超过了驱动电路的响应速度，就有可能信号失真。如果信号频率为10MHz，而你配置了2MHz的带宽，则10MHz的方波很可能就变成了正弦波。就好比是公路的设计时速，汽车速度低于设计时速时，可以平稳地运行，如果超过设计时速就会颠簸，甚至翻车。
关键是： GPIO的引脚速度跟应用相匹配，速度配置越高，噪声越大，功耗越大。
带宽速度高的驱动器耗电大、噪声也大，带宽低的驱动器耗电小、噪声也小。使用合适的驱动器可以降低功耗和噪声。
GPIO的引脚速度跟应用匹配（推荐10倍以上）。比如：
1.1.1 对于串口，假如最大波特率只需115.2k，那么用2M的GPIO的引脚速度就够了，既省电也噪声小。
1.1.2 对于I2C接口，假如使用400k波特率，若想把余量留大些，那么用2M的GPIO的引脚速度或许不够，这时可以选用10M的GPIO引脚速度。
1.1.3 对于SPI接口，假如使用18M或9M波特率，用10M的GPIO的引脚速度显然不够了，需要选用50M的GPIO的引脚速度。
1.2 GPIO口设为输入时，输出驱动电路与端口是断开，所以输出速度配置无意义。
1.3 在复位期间和刚复位后，复用功能未开启，I/O端口被配置成浮空输入模式。
1.4 所有端口都有外部中断能力。为了使用外部中断线，端口必须配置成输入模式。
1.5 GPIO口的配置具有上锁功能，当配置好GPIO口后，可以通过程序锁住配置组合，直到下次芯片复位才能解锁。
二、GPIO的翻转速度指：输入/输出寄存器的0 ，1 值反映到外部引脚(APB2上)高低电平的速度.手册上指出GPIO最大翻转速度可达18MHz。通过简单的程序测试，用示波器观察到的翻转时间是综合的时间，包括取指令的时间、指令执行的时间、指令执行后信号传递到寄存器的时间(这其中可能经过很多环节，比如AHB、APB、总线仲裁等)，最后才是信号从寄存器传输到引脚所经历的时间。如有上拉电阻，其阻值越大，RC延时越大，即逻辑电平转换的速度越慢，功耗越大。
三、在STM32中如何配置片内外设使用的IO端口
首先，一个外设经过 ①配置输入的时钟和 ②初始化后即被激活(开启)；③如果使用该外设的输入输出管脚，则需要配置相应的GPIO端口（否则该外设对应的输入输出管脚可以做普通GPIO管脚使用）；④再对外设进行详细配置。
对应到外设的输入输出功能有下述三种情况：
① 外设对应的管脚为输出：需要根据外围电路的配置选择对应的管脚为复用功能的推挽输出或复用功能的开漏输出。
② 外设对应的管脚为输入：则根据外围电路的配置可以选择浮空输入、带上拉输入或带下拉输入。
③ ADC对应的管脚：配置管脚为模拟输入。
如果把端口配置成复用输出功能，则引脚和输出寄存器断开，并和片上外设的输出信号连接。将管脚配置成复用输出功能后，如果外设没有被激活，那么它的输出将不确定。
四、 通用IO端口（GPIO）初始化
4.1 GPIO初始化
41.1 RCC_APB2PeriphClockCmd(RCC_APB2Periph_GPIOA | B | C, ENABLE)：使能APB2总线外设时钟；
41.2 RCC_ APB2PeriphResetCmd (RCC_APB2Periph_GPIOA | B | C, DISABLE)：释放GPIO复位。
4.2 置各个PIN端口（模拟输入_AIN、输入浮空_IN_FLOATING、输入上拉_IPU、输入下拉_IPD、开漏输出_OUT_OD、推挽式输出_OUT_PP、推挽式复用输出_AF_PP、开漏复用输出_AF_OD）。
4.3GPIO初始化完成。
五、 的GPIO操作函数
uint8_t GPIO_ReadInputDataBit(GPIO_TypeDef* GPIOx, uint16_t GPIO_Pin);//读GPIO某一位的输入
uint16_t GPIO_ReadInputData(GPIO_TypeDef* GPIOx);//读GPIO的输入
uint8_t GPIO_ReadOutputDataBit(GPIO_TypeDef* GPIOx, uint16_t GPIO_Pin);//读GPIO某一位的输出
uint16_t GPIO_ReadOutputData(GPIO_TypeDef* GPIOx);//读GPIO的输出
void GPIO_SetBits(GPIO_TypeDef* GPIOx, uint16_t GPIO_Pin);//将GPIO的某个位置位
void GPIO_ResetBits(GPIO_TypeDef* GPIOx, uint16_t GPIO_Pin);//将GPIO的某个位复位
void GPIO_WriteBit(GPIO_TypeDef* GPIOx, uint16_t GPIO_Pin, BitAction BitVal);//写GPIO的某个位
void GPIO_Write(GPIO_TypeDef* GPIOx, uint16_t PortVal);//写GPIO
六、管脚的复用功能 重映射
1、复用功能：内置外设是与I/O口共用引出管脚（不同的功能对应同一管脚）
STM32 所有内置外设的外部引脚都是与标准GPIO引脚复用的，如果有多个复用功能模块对应同一个引脚，只能使能其中之一，其它模块保持非使能状态。
2、重映射功能：复用功能的引出脚可以通过重映射，从不同的I/O管脚引出，即复用功 能的引出脚位是可通过程序改变到其他的引脚上！
直接好处：PCB电路板的设计人员可以在需要的情况下，不必把某些信号在板上绕一大圈完成联接，方便了PCB的设计同时潜在地减少了信号的交叉干扰。
如：USART1： 0: 没有重映像(TX/PA9，RX/PA10)； 1: 重映像(TX/PB6，RX/PB7)。
（参考AFIO_MAPR寄存器介绍）[0,1为一寄存器的bit值]
【注】 下述复用功能的引出脚具有重映射功能：
- 晶体振荡器的引脚在不接晶体时，可以作为普通I/O口
- CAN模块； - JTAG调试接口；- 大部分定时器的引出接口； - 大部分USART引出接口
- I2C1的引出接口； - SPI1的引出接口；
举例：对于STM32F103VBT6，47引脚为PB10，它的复用功能是I2C2_SCL和 USART3_TX，表示在上电之后它的默认功能为PB10，而I2C2的SCL和USART3的TX为它的复用功能；另外在TIM2的引脚重映射后，TIM2_CH3也成为这个引脚的复用功能。
(1)要使用STM32F103VBT6的47、48脚的USART3功能，则需要配置47脚为复用推挽输出或复用开漏输出，配置48脚为某种输入模式，同时使能USART3并保持I2C2的非使能状态。
(2)使用STM32F103VBT6的47脚作为TIM2_CH3，则需要对TIM2进行重映射，然后再按复用功能的方式配置对应引脚。
③ FPGA的引脚如何配置
一一回答，从简单到复杂。
首先说IO standard：这个是用于支持对应不同的电平标准。FPGA IO口的电压由IO bank上的VCC引入。一个bank上引入3.3V TTL电平，那么此时整个bank上输出3.3V的TTL电平。设置这个第一是为了和current strength一起计算功率。第二个是用于在IO口上加载正确的上拉/下拉电阻。只要你设置完成，Quartus会按照你的电平标准自动布线。
第二是IO Bank：你在quartus pin planner 的top view下右键然后点击 show IO banks，这个时候就会看到FPGA的管脚被几种颜色划分开了。一种颜色下的IO口代表一组bank。你在吧管脚的location约束完成以后。IO Bank会自动填充完毕的。
第三是Group：Group就是你所输出的信号的名字啦。比如你有一组信号叫cnt。你对cnt的某一根赋值，那么。。这里的Group会自动填充为cnt 。
第四是Reserved：这个是对管脚内部的IO逻辑进行约束的，你在下面可以看到一些值。介绍几个吧。bidrectional：双向，tri-state:三态等等。这个约束的是FPGA在IO端的输入输出区域的逻辑。比如你选择tri-state。那么这个时候，在你IO口前部的IO区，quartus会自动给你生成一个三态门。
第五个是Vref Group：这个Group是bank内部的细分区域，因为一个bank可能多达60个脚。为了快速定位，你可以利用这个vref group来找到某个管脚。（这个是非修改属性）无法修改。
你的理解是正确的，另外，跨越IO bank的信号没有问题。只是注意跨bank的电平是否一致即可。对于跨IO bank的延迟对于FPGA而言没有多少延迟。
管脚分配呢，你可以看一下quartus里面pin planner内部那张 top view对于每个管脚的说明。大多数管脚是可以当做普通IO使用的。只是有些特殊要求的时候。只可以使用对应的IO，比如差分输入，高时钟输入等等。这个是要参照对应器件的IO 手册来决定的。而且对应的设计大多数的器件生产商都会给出参考设计。里面包括了IO的设计，pcb的设计以及内部程序端口的约束。所以具体问题具体分析。
④ 主板电源芯片引脚定义
主板电源芯片引脚，是在电子设备系统中担负起对电能的变换、分配、检测及其他电能管理的职责的芯片。主要负责识别CPU供电幅值，产生相应的短距波，推动后级电路进行功率输出。常用电源管理芯片有HIP6301、IS6537、RT9237、ADP3168、KA7500、TL494等。
主要电源管理芯片有的是双列直插芯片，而有的是表面贴装式封装，其中HIP630x系列芯片是比较经典的电源管理芯片，由着名芯片设计公司Intersil设计。
支持两/三/四相供电，支持VRM9.0规范，电压输出范围是1.1V-1.85V，能为0.025V的间隔调整输出，开关频率高达80KHz，具有电源大、纹波小、内阻小等特点，能精密调整CPU供电电压。
(4)电子系统设计如何配置引脚扩展阅读：
主板电源芯片提高性能方法
所有电子设备都有电源，但是不同的系统对电源的要求不同。为了发挥电子系统的最佳性能，需要选择最适合的电源管理方式。
首先，电子设备的核心是半导体芯片。而为了提高电路的密度，芯片的特征尺寸始终朝着减小的趋势发展，电场强度随距离的减小而线性增加，如果电源电压还是原来的5V，产生的电场强度足以把芯片击穿。
所以，电子系统对电源电压的要求就发生了变化，也就是需要不同的降压型电源。为了在降压的同时保持高效率，一般会采用降压型开关电源。
同时，许多电子系统还需要高于供电电压的电源，比如在电池供电设备中，驱动液晶显示的背光电源，普通的白光LED驱动等，都需要对系统电源进行升压，这就需要用到升压型开关电源。
此外，现代电子系统正在向高速、高增益、高可靠性方向发展，电源上的微小干扰都对电子设备的性能有影响，这就需要在噪声、纹波等方面有优势的电源，需要对系统电源进行稳压、滤波等处理，这就需要用到线性电源。
上述不同的电源管理方式，可以通过相应的电源芯片，结合极少的外围元件，就能够实现。可见，发展电源管理芯片是提高整机性能的必不可少的手段。
⑤ 怎样利用keil配置单片机的引脚
单片机的引脚配置是通过编程来完成的，不同的单片机配置方法也不同，AVR单片机是通过专门的程序代码将I/O引脚设置成不同的工作状态，STM32单片机是通过专门的寄存器函数或库函数对引脚进行配置，而AT89等单片机都是准双向I/O口，STC单片机除了准双向功能外，也可以通过寄存器设置进行不同的配置。
⑥ 开关矩阵如何配置单片机引脚功能
这个好处理，比如4*4，用一个P口就可以了，高四位接行矩阵，低四位接列矩阵。8*8的话，用两个P口，一个P 口接行矩阵，一个P口接列矩阵。
⑦ 电子系统设计流程有哪几步
方案比较选择，方案论证，工作原理，测试方案，测试仪器选择，数据分析，系统总结。
⑧ fpga的引脚如何配置 请问FPGA的引脚如何配置
FPGA是英文Field－Programmable Gate Array的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
【FPGA工作原理】
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个新概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：
1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。
【FPGA配置模式】
FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战。
例如，领先FPGA厂商Xilinx最近推出的Virtex-5系列采用65nm工艺，可提供高达33万个逻辑单元、1,200个I/O和大量硬IP块。超大容量和密度使复杂的布线变得更加不可预测，由此带来更严重的时序收敛问题。此外，针对不同应用而集成的更多数量的逻辑功能、DSP、嵌入式处理和接口模块，也让时钟管理和电压分配问题变得更加困难。
幸运地是，FPGA厂商、EDA工具供应商正在通力合作解决65nm FPGA独特的设计挑战。不久以前，Synplicity与Xilinx宣布成立超大容量时序收敛联合工作小组，旨在最大程度帮助地系统设计工程师以更快、更高效的方式应用65nm FPGA器件。设计软件供应商Magma推出的综合工具Blast FPGA能帮助建立优化的布局，加快时序的收敛。
最近FPGA的配置方式已经多元化！
【FPGA主要生产厂商介绍】1、Altera2、Xilinx3、Actel4、Lattice其中Altera和Xilinx主要生产一般用途FPGA，其主要产品采用RAM工艺。Actel主要提供非易失性FPGA，产品主要基于反熔丝工艺和FLASH工艺。
⑨ 微电子系统设计的方法
嵌入式系统掉电保护的一种设计方法
摘要 在嵌入式系统设计过程中，系统的掉电保护越来越受到重视。本文介绍的方法是在用ARM7系列芯片S3C4510B和μClinux构建的嵌入式平台上实现的。整个掉电保护实现的基本思路是：产生掉电信号，捕捉掉电信号和处理掉电信号。重点介绍这个过程的具体实现。
关键词 掉电保护 嵌入式系统 管道通信 原子操作
引 言
系统防掉电设计的目的是：采用一种机制，使得系统在意外失去供电的情况下，可以保证系统运行状态的确定性以及记录数据的完整性；当系统供电恢复后，现场数据可以及时恢复，避免应用系统产生混乱。我们知道，在嵌入式系统设计与开发中越来越多地应用嵌入式操作系统。由于操作系统的引入，数据的读写往往是通过文件的方式完成，而不是直接对存储单元地址操作。用文件读写方式操作数据，在程序的运行过程中往往将数据暂存在易失性的存储空间，如SDRAM，一旦系统意外失电，这些数据往往被丢失。因此，当系统意外失电时必须采取一定的措施进行系统的掉电保护，以避免系统产生混乱。总的说来，防掉电程序的主要思路就是：产生掉电信号，捕捉掉电信号，处理掉电信号和数据以及现场状态的恢复。
如果不引入操作系统，直接对存储单元进行数据操作，每次操作的数据量小，可以利用中断服务的方式进行掉电保护[1];而用文件的方式进行数据操作，数据量一般比较大，因此基于中断服务的方式进行掉电保护已经不再可靠。本文研究的对象是基于操作系统的较为复杂的嵌入式系统设计过程中的掉电保护。
1 掉电保护方案实现的系统基础
掉电保护是在由ARM体系的硬件平台和μClinux嵌入式操作系统的基础上实现的。
ARM7系列的微处理器支持八种类型的中断处理[2]。外部中断请求会在外部中断引脚有效(一般是低电平)，并且程序状态寄存器相关位(即CPSR的I控制位)设置为允许时得到处理器响应。响应后处理器进入中断工作模式，PC被装人中断向量0x00000018。在这个地址单元存放中断服务程序人口地址，中断服务程序就可以被执行。在掉电保护方案中，中断服务程序很简单，就是将表示掉电的全局变量置位即可。这样可以缩短程序执行时间。
Flash存储器是一种可在系统(in system)进行电擦写，电后信息不丢失的存储器。它具有低功耗、大容量、可整片或分扇区在系统编程(烧写)、擦除等特点，并且可由内部嵌入的算法完成对芯片的操作，因而在各种嵌入式系统中得到了广泛的应用。作为一种非易失性存储器。Flash在系统中通常用于存放程序代码、常量表以及一些在系统掉电后需要保存的用户数据等。常用的Flash为8位或16位的数据宽度，编程电压为单3．3V。与Flash存储器相比较，SDRAM不具有掉电保持数据的特性，但其存取速度大大高于Flash存储器，且具有读/写的属性，因此，SDRAM在系统中主要用作程序的运行空间、数据及堆栈区。当系统启动时，CPU首先从复位地址0x0处读取启动代码，在完成系统的初始化后，程序代码一般应调入SDRAM中运行，以提高系统的运行速度，同时，系统及用户堆栈、运行数据也都放在SDRAM中。SDRAM的存储单元可以理解为一个电容，总是倾向于放电，为避免数据丢失，必须定时刷新(充电)。因此，要在系统中使用SDRAM，就要求微处理器具有刷新控制逻辑，或在系统中另外加入刷新控制逻辑电路，特别的情况是在系统失电后，要采取一种有效的机制确保将sDRAM中的数据写入F1ash中。
2 基于掉电保护方案的硬件设计
图1是一种典型的嵌入式系统硬件设计方案。系统的微处理器采用S3c4510B，是基于ARM7体系结构的。SDRAM是一种易失性存储器作为程序的运行空间，类似于PC机的内存；Flash作为程序存储空间是非易失性的。程序运行过程中的数据往往缓存在sDRAM中，在系统失电时必须写往Flash。
在系统中，需要使用5V和3.3V的直流稳压电础Ｆ渲?S3C4510B及部分外围器件需3.3V电源，另外部分器件需5V电源。为简化系统电源电路的设计，要求整个系统的输入电压为高质量的5V的直流稳压电源。有别于一般的电源回路设计，本系统的电源回路设计过程中增加了有关掉电保护的设计。包含这个设计的系统电源电路如图2所示。