A. 微機原理 存儲器擴展&解碼器，有一些疑惑！
1:低位址也有進入6264中，那個A0～A12就是
2:memr跟memw是8086系統對外的讀取信號
3:圓圈代表低電平輸出，6264有兩個片選，一個高電平，一個低電平，兩個搭配可以組成很多的組合，在這里高電平就直接接5伏，低電平從A18獲得
B. 存儲器由哪幾部分組成，如何使用
存儲器由存儲體、地址解碼器和控制電路組成。
1)存儲體是存儲數據信息的載體。由一系列存儲單元組成，每個存儲單元都有確定的地址。存儲單元通常按位元組編址，一個存儲單元為一個位元組，每個位元組能存放一個8位二進制數。就像一個大倉庫，分成許多房間，大倉庫相當於存儲體，房間相當於位元組，房間都有編號，編號就是地址。
2)地址解碼器將CPU發出的地址信號轉換為對存儲體中某一存儲單元的選通信號。相當於CPU給出地址，地址解碼器找出相應地址房間的鑰匙。通常地址是8位或1 6位，輸入到地址解碼器，產生相應的選通線，8位地址能產生28=256根選通線，即能選通256位元組。16位地址能產生216=65536=64K根選通線，即能選通64K位元組。當然要產生65536根選通線是很難想像的，實際上它是分成256根行線和256根列線，256 X 256=65536，合起來能選通65536個存儲單元。
3)存儲器控制電路包括片選控制、讀／寫控制和帶三態門的輸入／輸出緩沖電路。
①片選控制確定存儲器晶元是否工作。
②讀/寫控制確定數據傳輸方向；若是讀指令，則將已被選通的存儲單元中的內容傳送到數據匯流排上；若是寫指令，則將數據匯流排上的數據傳送到已被選通的存儲單元中。
③帶三態門的輸入/輸出緩沖電路用於數據緩沖和防止匯流排上數據競爭。數據匯流排相當於一條車流頻繁的大馬路，必須在綠燈條件下，車輛才能進入這條大馬路，否則要撞車發生交通事故。同理，存儲器的輸出端是連接在數據匯流排上的，存儲器中的數據是不能隨意傳送到數據匯流排上的。例如，若數據匯流排上的數據是「1」(高電平5V)，存儲器中的數據是「0」(低電平OV)，兩種數據若碰到一起就會發生短路而損壞單片機。因此，存儲器輸出埠不僅能呈現「1」和「O」兩種狀態，還應具有第三種狀態「高阻"態。呈「高阻"態時，它們的輸出埠相當於斷開，對數據匯流排不起作用，此時數據匯流排可被其他器件佔用。當其他器件呈「高阻"態時，存儲器在片選允許和輸出允許的條件下，才能將自己的數據輸出到數據匯流排上。
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C. 存儲器的原理是什麼
存儲器講述工作原理及作用
介紹
存儲器(Memory)是現代信息技術中用於保存信息的記憶設備。其概念很廣，有很多層次，在數字系統中，只要能保存二進制數據的都可以是存儲器;在集成電路中，一個沒有實物形式的具有存儲功能的電路也叫存儲器，如RAM、FIFO等;在系統中，具有實物形式的存儲設備也叫存儲器，如內存條、TF卡等。計算機中全部信息，包括輸入的原始數據、計算機程序、中間運行結果和最終運行結果都保存在存儲器中。它根據控制器指定的位置存入和取出信息。有了存儲器，計算機才有記憶功能，才能保證正常工作。計算機中的存儲器按用途存儲器可分為主存儲器(內存)和輔助存儲器(外存),也有分為外部存儲器和內部存儲器的分類方法。外存通常是磁性介質或光碟等，能長期保存信息。內存指主板上的存儲部件，用來存放當前正在執行的數據和程序，但僅用於暫時存放程序和數據，關閉電源或斷電，數據會丟失。
2.按存取方式分類
(1)隨機存儲器(RAM)：如果存儲器中任何存儲單元的內容都能被隨機存取，且存取時間與存儲單元的物理位置無關，則這種存儲器稱為隨機存儲器(RAM)。RAM主要用來存放各種輸入/輸出的程序、數據、中間運算結果以及存放與外界交換的信息和做堆棧用。隨機存儲器主要充當高速緩沖存儲器和主存儲器。
(2)串列訪問存儲器(SAS)：如果存儲器只能按某種順序來存取，也就是說，存取時間與存儲單元的物理位置有關，則這種存儲器稱為串列訪問存儲器。串列存儲器又可分為順序存取存儲器(SAM)和直接存取存儲器(DAM)。順序存取存儲器是完全的串列訪問存儲器，如磁帶，信息以順序的方式從存儲介質的始端開始寫入(或讀出);直接存取存儲器是部分串列訪問存儲器，如磁碟存儲器，它介於順序存取和隨機存取之間。
(3)只讀存儲器(ROM)：只讀存儲器是一種對其內容只能讀不能寫入的存儲器，即預先一次寫入的存儲器。通常用來存放固定不變的信息。如經常用作微程序控制存儲器。目前已有可重寫的只讀存儲器。常見的有掩模ROM(MROM)，可擦除可編程ROM(EPROM)，電可擦除可編程ROM(EEPROM).ROM的電路比RAM的簡單、集成度高，成本低，且是一種非易失性存儲器，計算機常把一些管理、監控程序、成熟的用戶程序放在ROM中。
3.按信息的可保存性分類
非永久記憶的存儲器：斷電後信息就消失的存儲器，如半導體讀/寫存儲器RAM。
永久性記憶的存儲器：斷電後仍能保存信息的存儲器，如磁性材料做成的存儲器以及半導體ROM。
4.按在計算機系統中的作用分
根據存儲器在計算機系統中所起的作用，可分為主存儲器、輔助存儲器、高速緩沖存儲器、控制存儲器等。為了解決對存儲器要求容量大，速度快，成本低三者之間的矛盾，目前通常採用多級存儲器體系結構，即使用高速緩沖存儲器、主存儲器和外存儲器。
能力影響
從寫命令轉換到讀命令，在某個時間訪問某個地址，以及刷新數據等操作都要求數據匯流排在一定時間內保持休止狀態，這樣就不能充分利用存儲器通道。此外，寬並行匯流排和DRAM內核預取都經常導致不必要的大數據量存取。在指定的時間段內，存儲器控制器能存取的有用數據稱為有效數據速率，這很大程度上取決於系統的特定應用。有效數據速率隨著時間而變化，常低於峰值數據速率。在某些系統中，有效數據速率可下降到峰值速率的10%以下。
通常，這些系統受益於那些能產生更高有效數據速率的存儲器技術的變化。在CPU方面存在類似的現象，最近幾年諸如AMD和 TRANSMETA等公司已經指出，在測量基於CPU的系統的性能時，時鍾頻率不是唯一的要素。存儲器技術已經很成熟，峰值速率和有效數據速率或許並不比以前匹配的更好。盡管峰值速率依然是存儲器技術最重要的參數之一，但其他結構參數也可以極大地影響存儲器系統的性能。
影響有效數據速率的參數
有幾類影響有效數據速率的參數，其一是導致數據匯流排進入若干周期的停止狀態。在這類參數中，匯流排轉換、行周期時間、CAS延時以及RAS到CAS的延時(tRCD)引發系統結構中的大部分延遲問題。
匯流排轉換本身會在數據通道上產生非常長的停止時間。以GDDR3系統為例，該系統對存儲器的開放頁不斷寫入數據。在這期間，存儲器系統的有效數據速率與其峰值速率相當。不過，假設100個時鍾周期中，存儲器控制器從讀轉換到寫。由於這個轉換需要6個時鍾周期，有效的數據速率下降到峰值速率的 94%。在這100個時鍾周期中，如果存儲器控制器將匯流排從寫轉換到讀的話，將會丟失更多的時鍾周期。這種存儲器技術在從寫轉換到讀時需要15個空閑周期，這會將有效數據速率進一步降低到峰值速率的79%。表1顯示出針幾種高性能存儲器技術類似的計算結果。
顯然，所有的存儲器技術並不相同。需要很多匯流排轉換的系統設計師可以選用諸如XDR、RDRAM或者DDR2這些更高效的技術來提升性能。另一方面，如果系統能將處理事務分組成非常長的讀寫序列，那麼匯流排轉換對有效帶寬的影響最小。不過，其他的增加延遲現象，例如庫(bank)沖突會降低有效帶寬，對性能產生負面影響。
DRAM技術要求庫的頁或行在存取之前開放。一旦開放，在一個最小周期時間，即行周期時間(tRC)結束之前，同一個庫中的不同頁不能開放。對存儲器開放庫的不同頁存取被稱為分頁遺漏，這會導致與任何tRC間隔未滿足部分相關的延遲。對於還沒有開放足夠周期以滿足tRC間隙的庫而言，分頁遺漏被稱為庫沖突。而tRC決定了庫沖突延遲時間的長短，在給定的DRAM上可用的庫數量直接影響庫沖突產生的頻率。
大多數存儲器技術有4個或者8個庫，在數十個時鍾周期具有tRC值。在隨機負載情況下，那些具有8個庫的內核比具有4個庫的內核所發生的庫沖突更少。盡管tRC與庫數量之間的相互影響很復雜，但是其累計影響可用多種方法量化。
存儲器讀事務處理
考慮三種簡單的存儲器讀事務處理情況。第一種情況，存儲器控制器發出每個事務處理，該事務處理與前一個事務處理產生一個庫沖突。控制器必須在打開一個頁和打開後續頁之間等待一個tRC時間，這樣增加了與頁循環相關的最大延遲時間。在這種情況下的有效數據速率很大程度上決定於I/O，並主要受限於DRAM內核電路。最大的庫沖突頻率將有效帶寬削減到當前最高端存儲器技術峰值的20%到30%。
在第二種情況下，每個事務處理都以隨機產生的地址為目標。此時，產生庫沖突的機會取決於很多因素，包括tRC和存儲器內核中庫數量之間的相互作用。tRC值越小，開放頁循環地越快，導致庫沖突的損失越小。此外，存儲器技術具有的庫越多，隨機地址存取庫沖突的機率就越小。
第三種情況，每個事務處理就是一次頁命中，在開放頁中定址不同的列地址。控制器不必訪問關閉頁，允許完全利用匯流排，這樣就得到一種理想的情況，即有效數據速率等於峰值速率。
第一種和第三種情況都涉及到簡單的計算，隨機情況受其他的特性影響，這些特性沒有包括在DRAM或者存儲器介面中。存儲器控制器仲裁和排隊會極大地改善庫沖突頻率，因為更有可能出現不產生沖突的事務處理，而不是那些導致庫沖突的事務處理。
然而，增加存儲器隊列深度未必增加不同存儲器技術之間的相對有效數據速率。例如，即使增加存儲器控制隊列深度，XDR的有效數據速率也比 GDDR3高20%。存在這種增量主要是因為XDR具有更高的庫數量以及更低的tRC值。一般而言，更短的tRC間隔、更多的庫數量以及更大的控制器隊列能產生更高的有效帶寬。
實際上，很多效率限制現象是與行存取粒度相關的問題。tRC約束本質上要求存儲器控制器從新開放的行中存取一定量的數據，以確保數據管線保持充滿。事實上，為保持數據匯流排無中斷地運行，在開放一個行之後，只須讀取很少量的數據，即使不需要額外的數據。
另外一種減少存儲器系統有效帶寬的主要特性被歸類到列存取粒度范疇，它規定了每次讀寫操作必須傳輸的數據量。與之相反，行存取粒度規定每個行激活(一般指每個RAS的CAS操作)需要多少單獨的讀寫操作。列存取粒度對有效數據速率具有不易於量化的巨大影響。因為它規定一個讀或寫操作中需要傳輸的最小數據量，列存取粒度給那些一次只需要很少數據量的系統帶來了問題。例如，一個需要來自兩列各8位元組的16位元組存取粒度系統，必須讀取總共32位元組以存取兩個位置。因為只需要32個位元組中的16個位元組，系統的有效數據速率降低到峰值速率的50%。匯流排帶寬和脈沖時間長度這兩個結構參數規定了存儲器系統的存取粒度。
匯流排帶寬是指連接存儲器控制器和存儲器件之間的數據線數量。它設定最小的存取粒度，因為對於一個指定的存儲器事務處理，每條數據線必須至少傳遞一個數據位。而脈沖時間長度則規定對於指定的事務處理，每條數據線必須傳遞的位數量。每個事務處理中的每條數據線只傳一個數據位的存儲技術，其脈沖時間長度為1。總的列存取粒度很簡單：列存取粒度=匯流排寬度×脈沖時間長度。
很多系統架構僅僅通過增加DRAM器件和存儲匯流排帶寬就能增加存儲系統的可用帶寬。畢竟，如果4個400MHz數據速率的連接可實現 1.6GHz的總峰值帶寬，那麼8個連接將得到3.2GHz。增加一個DRAM器件，電路板上的連線以及ASIC的管腳就會增多，總峰值帶寬相應地倍增。
首要的是，架構師希望完全利用峰值帶寬，這已經達到他們通過物理設計存儲器匯流排所能達到的最大值。具有256位甚或512位存儲匯流排的圖形控制器已並不鮮見，這種控制器需要1,000個，甚至更多的管腳。封裝設計師、ASIC底層規劃工程師以及電路板設計工程師不能找到採用便宜的、商業上可行的方法來對這么多信號進行布線的矽片區域。僅僅增加匯流排寬度來獲得更高的峰值數據速率，會導致因為列存取粒度限制而降低有效帶寬。
假設某個特定存儲技術的脈沖時間長度等於1，對於一個存儲器處理，512位寬系統的存取粒度為512位(或者64位元組)。如果控制器只需要一小段數據，那麼剩下的數據就被浪費掉，這就降低了系統的有效數據速率。例如，只需要存儲系統32位元組數據的控制器將浪費剩餘的32位元組，進而導致有效的數據速率等於50%的峰值速率。這些計算都假定脈沖時間長度為1。隨著存儲器介面數據速率增加的趨勢，大多數新技術的最低脈沖時間長度都大於1。
選擇技巧
存儲器的類型將決定整個嵌入式系統的操作和性能，因此存儲器的選擇是一個非常重要的決策。無論系統是採用電池供電還是由市電供電，應用需求將決定存儲器的類型(易失性或非易失性)以及使用目的(存儲代碼、數據或者兩者兼有)。另外，在選擇過程中，存儲器的尺寸和成本也是需要考慮的重要因素。對於較小的系統，微控制器自帶的存儲器就有可能滿足系統要求，而較大的系統可能要求增加外部存儲器。為嵌入式系統選擇存儲器類型時，需要考慮一些設計參數，包括微控制器的選擇、電壓范圍、電池壽命、讀寫速度、存儲器尺寸、存儲器的特性、擦除/寫入的耐久性以及系統總成本。
選擇存儲器時應遵循的基本原則
1、內部存儲器與外部存儲器
一般情況下，當確定了存儲程序代碼和數據所需要的存儲空間之後，設計工程師將決定是採用內部存儲器還是外部存儲器。通常情況下，內部存儲器的性價比最高但靈活性最低，因此設計工程師必須確定對存儲的需求將來是否會增長，以及是否有某種途徑可以升級到代碼空間更大的微控制器。基於成本考慮，人們通常選擇能滿足應用要求的存儲器容量最小的微控制器，因此在預測代碼規模的時候要必須特別小心，因為代碼規模增大可能要求更換微控制器。目前市場上存在各種規模的外部存儲器器件，我們很容易通過增加存儲器來適應代碼規模的增加。有時這意味著以封裝尺寸相同但容量更大的存儲器替代現有的存儲器，或者在匯流排上增加存儲器。即使微控制器帶有內部存儲器，也可以通過增加外部串列EEPROM或快閃記憶體來滿足系統對非易失性存儲器的需求。
2、引導存儲器
在較大的微控制器系統或基於處理器的系統中，設計工程師可以利用引導代碼進行初始化。應用本身通常決定了是否需要引導代碼，以及是否需要專門的引導存儲器。例如，如果沒有外部的定址匯流排或串列引導介面，通常使用內部存儲器，而不需要專門的引導器件。但在一些沒有內部程序存儲器的系統中，初始化是操作代碼的一部分，因此所有代碼都將駐留在同一個外部程序存儲器中。某些微控制器既有內部存儲器也有外部定址匯流排，在這種情況下，引導代碼將駐留在內部存儲器中，而操作代碼在外部存儲器中。這很可能是最安全的方法，因為改變操作代碼時不會出現意外地修改引導代碼。在所有情況下，引導存儲器都必須是非易失性存儲器。
可以使用任何類型的存儲器來滿足嵌入式系統的要求，但終端應用和總成本要求通常是影響我們做出決策的主要因素。有時，把幾個類型的存儲器結合起來使用能更好地滿足應用系統的要求。例如，一些PDA設計同時使用易失性存儲器和非易失性存儲器作為程序存儲器和數據存儲器。把永久的程序保存在非易失性ROM中，而把由用戶下載的程序和數據存儲在有電池支持的易失性DRAM中。不管選擇哪種存儲器類型，在確定將被用於最終應用系統的存儲器之前，設計工程師必須仔細折中考慮各種設計因素。
D. 存儲器是由哪四部分組成每部分的作用是什麼
存儲器是由存儲體、地址寄存器、地址解碼驅動電路、讀/寫控制邏輯、數據寄存器、讀/寫驅動器等六個部分組成
存儲體是存儲器的核心，是存儲單元的集合體
地址寄存器用於存放CPU訪問存儲單元的地址，經解碼驅動後指向相應的存儲單元。
解碼器將地址匯流排輸入的地址碼轉換成與其對應的解碼輸出線上的高電平或低電平信號，以表示選中了某一單元，並由驅動器提供驅動電流去驅動相應的讀/寫電路，完成對被選中單元的讀/寫操作。
讀/寫驅動器用以完成對被選中單元中各位的讀/寫操作，包括讀出放大器、寫入電路和讀/寫控制電路。
數據寄存器用於暫時存放從存儲單元讀出的數據，或從CPU輸出I/O埠輸入的要寫入存儲器的數據。
讀/寫控制邏輯接收來自CPU的啟動、片選、讀/寫及清除命令，經控制電路綜合處理後，發出一組時序信號來控制存儲器的讀/寫操作。
很高興為你解答，願能幫到你。
E. 單片機匯編，部分解碼怎麼解釋，求例題
部分解碼就是存儲器晶元的地址線與單片機系統的地址線順次相接後，剩餘的高位地址線僅用一部分參加解碼。部分解碼使存儲器晶元的地址空間有重疊，造成系統存儲器空間的浪費。
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希望答案能幫到你，要是你有疑問可以追問
當然，採納也是您的美德，謝謝
F. 用rom做解碼器，說明該如何去做
ROM的電路結構主要包括三部分：地址解碼器，存儲矩陣，輸出緩沖器。如圖24-1-2所示。
ROM的結構圖
圖中地址解碼器有n個輸入，它的輸出W0、W1、……、Wn-1共有N=2n個，稱為字線(或稱選擇線)。字線是ROM矩陣的輸入，ROM矩陣有M條輸出線，稱為位線。字線與位線的交點，即是ROM矩陣的存儲單元，存儲單元代表了ROM矩陣的容量，所以ROM矩陣的容量等於W×D。輸出緩沖器的作用有兩個，一是能提高存儲器的帶負載能力，二是實現對輸出狀態的三態控制，以便與系統的匯流排聯接。
ROM的工作原理
圖24-1-3是一個說明ROM結構和工作原理的電路，ROM矩陣的存儲單元是由N溝道增強型MOS管構成的，MOS管採用了簡化畫法。它具有2位地址輸入碼，即4條字線W0、W1、W2、W3，有4位數據輸出，即4條位線D0、D1、D2、D3，共16個存儲單元。地址解碼器相當最小項解碼器，其輸入A1、A0稱為地址線。二位地址代碼A1A0能給出4個不同的地址。每輸入一個地址，地址解碼器的字線輸出W0~W3中將有一根線為高電平，其餘為低電平。即
當字線W0~W3某根線上給出高電平信號時，都會在位線D3~D0四根線上輸出一個4位二進制代碼。輸出端的緩沖器不但可以提高帶負載能力，還可以將輸出的高、低電平變換為標準的邏輯電平。如果作為輸出緩沖器的反相器是三態門，還可以通過使能端
實現對輸出的三態控制。
(a) ROM存儲矩陣 (b) ROM矩陣中一條字線的分解圖
圖24-1-3 MOS 管ROM矩陣字線和位線關系
圖24-1-3中4×4=16個存儲單元，即跨接在字線和位線上的MOS管，MOS管的柵極接字線，源極接地。MOS管是否存儲信息用柵極是否與字線相連接來表示，如果MOS管存儲信息，該MOS管的柵極與字線連接，該單元是存「1」；如果該MOS管不存儲信息，則柵極與字線斷開，該單元是存「0」。根據圖24-1-2，例如，當輸入一個地址碼[A1A0]=00時，字線W0被選中（高電平），其他為低電平，則該字線上信息就從相應的位線上讀出，[D3D2D1D0]=0101。ROM全部4個地址內的存儲內容見表24-1中。
當給定地址代碼後，經解碼器譯成W0~W3中某一字線上的高電平，使接在這根字線上的MOS管導通，並使與這些MOS管漏極相連的位線為低電平，經輸出緩沖器反相後，在數據輸出端得到高電平，輸出為1。將圖24-1-3(a)中與位線D0相連的各字線的有關部分畫在圖24-1-2(b)中，顯然
每一個邏輯式是一個或門，即位線與字線間的邏輯關系是或邏輯關系，位線與地址碼A1、A2之間是與或邏輯關系。最小項解碼器相當一個與矩陣，ROM矩陣相當或矩陣，整個存儲器ROM是一個與或矩陣。
ROM存儲器的兩個矩陣一般與矩陣是不可編的，而或矩陣是可編的。編程時一般要通過專門的編程器，採用一定的編程工具軟體進行，以決定存儲單元的MOS管是否接入。不過存儲單元上使用的MOS管是一種特殊的MOS管，將在下面介紹。
集成只讀存儲器
在集成只讀存儲器中，最常用的是EPROM，EPROM有2716、2732、2764、27158等型號。存儲容量分別為2k×8、4k×8、8k×8、16k×8個單元，(型號27後面的數字即為以千計的存儲容量)。下面以EPROM2716為例說明它的六種工作方式，見表24-2。它管腳引線如圖24-1-4所示，共有24個管腳，除電源(VCC)和地(GND)外，A10～A0為地址解碼器輸入端，數據輸出端有8位，既它有211條字線，8條位線，存儲容量為211×8。
是
為低電平起作用片選端，
等於高電平時2716為高阻，與匯流排脫離，晶元不工作。PD/PGM為低功耗與編程信號，其作用是在兩次讀出的等待時間內降低器件的功率損耗，既當PD/PGM為「1」時，輸出為高阻。在編程時需要在PD/PGM端加編程脈沖，同時要在電源端加較高的編程電壓。
EPROM擦除需專用設備，寫入時需要較高的電壓，更改存儲的數據不太方便。而E2PROM在寫數據時不需要升壓，用電擦除所需時間也很短（幾十毫秒），型號如2815/2816和58064等。
EPROM2716管腳圖
G. 存儲器晶元中地址解碼的方式有幾種,分別說明它們的特點
若CPU的定址空間等於存儲器晶元的定址空間，可直接將高低位地址線相連即可，這種方式下，可用單條讀寫指令直接定址，定址地址與指令中的地址完全吻合。
若CPU的定址空間大於存儲器晶元的定址空間，可直接將高低位地址線相連即可，CPU剩餘部分高位地址線，這種方式下，可用單條讀寫指令直接定址，未連接的地址線在指令中可以以0或1出現，即有多個地址對應每個存儲器空間，可在指令中將這些位默認為零。
若CPU的定址空間小於存儲器晶元的定址空間，可將其它IO口連接剩餘存儲器高位地址線，定址前，需設置好這些IO口。
當存在多片存儲器，且希望節省CPU的IO口時，需要外加解碼電路。比如說，存儲器地址線為13根，共8片存儲器，可用74LS138連接CPU的高3位地址線，74LS38的8位輸出分別連接8片存儲器，讀寫時，定址地址與指令中的地址完全吻合。
上一種情況中，若希望簡化外圍電路，也可用其餘埠的8個IO分別連接8片存儲的片選，其定址方式與第三種情況類似。
H. 單片機存儲器主要由哪幾個部分組成，如何使用
存儲器由存儲體、地址解碼器和控制電路組成。
1)存儲體是存儲數據信息的載體。由一系列存儲單元組成，每個存儲單元都有確定的地址。存儲單元通常按位元組編址，一個存儲單元為一個位元組，每個位元組能存放一個8位二進制數。就像一個大倉庫，分成許多房間，大倉庫相當於存儲體，房間相當於位元組，房間都有編號，編號就是地址。
2)地址解碼器將CPU發出的地址信號轉換為對存儲體中某一存儲單元的選通信號。相當於CPU給出地址，地址解碼器找出相應地址房間的鑰匙。通常地址是8位或1 6位，輸入到地址解碼器，產生相應的選通線，8位地址能產生28=256根選通線，即能選通256位元組。16位地址能產生216=65536=64K根選通線，即能選通64K位元組。當然要產生65536根選通線是很難想像的，實際上它是分成256根行線和256根列線，256 X 256=65536，合起來能選通65536個存儲單元。
3)存儲器控制電路包括片選控制、讀／寫控制和帶三態門的輸入／輸出緩沖電路。
①片選控制確定存儲器晶元是否工作。
②讀/寫控制確定數據傳輸方向；若是讀指令，則將已被選通的存儲單元中的內容傳送到數據匯流排上；若是寫指令，則將數據匯流排上的數據傳送到已被選通的存儲單元中。
③帶三態門的輸入/輸出緩沖電路用於數據緩沖和防止匯流排上數據競爭。數據匯流排相當於一條車流頻繁的大馬路，必須在綠燈條件下，車輛才能進入這條大馬路，否則要撞車發生交通事故。同理，存儲器的輸出端是連接在數據匯流排上的，存儲器中的數據是不能隨意傳送到數據匯流排上的。例如，若數據匯流排上的數據是「1」(高電平5V)，存儲器中的數據是「0」(低電平OV)，兩種數據若碰到一起就會發生短路而損壞單片機。因此，存儲器輸出埠不僅能呈現「1」和「O」兩種狀態，還應具有第三種狀態「高阻"態。呈「高阻"態時，它們的輸出埠相當於斷開，對數據匯流排不起作用，此時數據匯流排可被其他器件佔用。當其他器件呈「高阻"態時，存儲器在片選允許和輸出允許的條件下，才能將自己的數據輸出到數據匯流排上。
I. 微機原理地址解碼方法
微機原理地址解碼方法：
微機原理地址解碼有兩種方式，一種是單解碼方式，或稱為字結構方式；另一種是雙解碼方式，或稱為X-Y解碼結構。
1、單解碼方式
16字×4位的存儲器共有64個存儲單元，排列成16行×4列的矩陣，每個小方塊表示一個存儲單元。電路設有4根地址線，可定址24＝16個地址邏輯單元，若把每個字的所有4位看成一個邏輯單元，使每個邏輯單元的4個存儲單元具有相同的地址碼，解碼電路輸出的這16根字線剛好可以選擇16個邏輯單元。每選中一個地址，對應字線的4位存儲單元同時被選中。選中的存儲單元將與數據位線連通，即可按照要求實現讀或寫操作了。
J. 有哪位知道「地址解碼器分為哪兩部分」謝謝
地址解碼器
由於存儲器系統是由許多存儲單元構成的，每個存儲單元一般存放 8 位二進制信息，為了加以區分，我們必須首先為這些存儲單元編號，即分配給這些存儲單元不同的地址。地址解碼器的作用就是用來接受 CPU 送來的地址信號並對它進行解碼，選擇與此地址碼相對應的存儲單元，以便對該單元進行讀／寫操作。
存儲器地址解碼有兩種方式，通常稱為單解碼與雙解碼。
(1) ．單解碼
單解碼方式又稱字結構，適用於小容量存儲器。
(2) ．雙解碼
在雙解碼結構中，將地址解碼器分成兩部分，即行解碼器 ( 又叫 X 解碼器 ) 和列解碼器 ( 又叫 Y 解碼器 ) 。 X 解碼器輸出行地址選擇信號， Y 解碼器輸出列地址選擇信號。行列選擇線交叉處即為所選中的內存單元，這種方式的特點是解碼輸出線較少。