⑴ 內存儲器的發展歷程
對於用過386機器的人來說，30pin的內存，我想在很多人的腦海里，一定或多或少的還留有一絲印象，這一次我們特意收集的7根30pin的內存條，並拍成圖片，怎麼樣看了以後，是不是有一種久違的感覺呀！
30pin 反面 30pin 正面
下面是一些常見內存參數的介紹：
bit 比特，內存中最小單位，也叫「位」。它只有兩個狀態分別以0和1表示
byte位元組，8個連續的比特叫做一個位元組。
ns（nanosecond）
納秒，是一秒的10億分之一。內存讀寫速度的單位，其前面數字越小表示速度越快。
72pin正面 72pin反面
72pin的內存，可以說是計算機發展史的一個經典，也正因為它的廉價，以及速度上大幅度的提升，為電腦的普及，提供了堅實的基礎。由於用的人比較多，目前在市場上還可以買得到。
SIMM（Single In-line Memory Moles）
單邊接觸內存模組。是5X86及其較早的PC中常採用的內存介面方式。在486以前，多採用30針的SIMM介面，而在Pentuim中更多的是72針的SIMM介面，或者與DIMM介面類型並存。人們通常把72線的SIMM類型內存模組直接稱為72線內存。
ECC（Error Checking and Correcting）
錯誤檢查和糾正。與奇偶校驗類似，它不但能檢測到錯誤的地方，還可以糾正絕大多數錯誤。它也是在原來的數據位上外加位來實現的，這些額外的位是用來重建錯誤數據的。只有經過內存的糾錯後，計算機操作指令才可以繼續執行。當然在糾錯是系統的性能有著明顯的降低。
EDO DRAM（Extended Data Output RAM）
擴展數據輸出內存。是Micron公司的專利技術。有72線和168線之分、5V電壓、帶寬32bit、基本速度40ns以上。傳統的DRAM和FPM DRAM在存取每一bit數據時必須輸出行地址和列地址並使其穩定一段時間後，然後才能讀寫有效的數據，而下一個bit的地址必須等待這次讀寫操作完成才能輸出。EDO DRAM不必等待資料的讀寫操作是否完成，只要規定的有效時間一到就可以准備輸出下一個地址，由此縮短了存取時間，效率比FPM DRAM高20%—30%。具有較高的性/價比，因為它的存取速度比FPM DRAM快15%，而價格才高出5%。因此，成為中、低檔Pentium級別主板的標准內存。
DIMM（Dual In-line Memory Moles）
雙邊接觸內存模組。也就是說這種類型介面內存的插板兩邊都有數據介面觸片，這種介面模式的內存廣泛應用於現在的計算機中，通常為84針，由於是雙邊的，所以共有84×2=168線接觸，所以人們常把這種內存稱為168線內存。
PC133
SDRAM（Synchronous Burst RAM）
同步突發內存。是168線、3.3V電壓、帶寬64bit、速度可達6ns。是雙存儲體結構，也就是有兩個儲存陣列，一個被CPU讀取數據的時候，另一個已經做好被讀取數據的准備，兩者相互自動切換，使得存取效率成倍提高。並且將RAM與CPU以相同時鍾頻率控制，使RAM與CPU外頻同步，取消等待時間，所以其傳輸速率比EDO DRAM快了13%。SDRAM採用了多體（Bank）存儲器結構和突發模式，能傳輸一整數據而不是一段數據。
SDRAM ECC 伺服器專用內存
RDRAM（Rambus DRAM）
是美國RAMBUS公司在RAMBUSCHANNEL技術基礎上研製的一種存儲器。用於數據存儲的字長為16位，傳輸率極速指標有望達到600MHz。以管道存儲結構支持交叉存取同時執行四條指令，單從封裝形式上看，與DRAM沒有什麼不同，但在發熱量方面與100MHz的SDRAM大致相當。因為它的圖形加速性能是EDO DRAM的3-10倍，所以目前主要應用於高檔顯卡上做顯示內存。
Direct RDRAM
是RDRAM的擴展，它使用了同樣的RSL，但介面寬度達到16位，頻率達到800MHz，效率更高。單個傳輸率可達到1.6GB/s，兩個的傳輸率可達到3.2GB/s。
點評：
30pin和72pin的內存，早已退出市場，現在市場上主流的內存，是SDRAM，而SDRAM的價格越降越底，對於商家和廠家而言，利潤空間已縮到了極限，賠錢的買賣，有誰願意去做了？再者也沒有必要，畢竟廠家或商家們總是在朝著向「錢」的方向發展。
隨著 INTEL和 AMD兩大公司 CPU生產飛速發展，以及各大板卡廠家的支持，RAMBUS 和 DDRAM 也得到了更快的發展和普及，究竟哪一款會成為主流，哪一款更適合用戶，市場終究會證明這一切的。
機存取存儲器是電腦的記憶部件，也被認為是反映集成電路工藝水平的部件。各種存儲器中以動態存儲器（DRAM）的存儲容量為最大，使用最為普及，幾十年間它的存儲量擴大了幾千倍，存取數據的速度提高40多倍。存儲器的集成度的提高是靠不斷縮小器件尺寸達到的。尺寸的縮小，對集成電路的設計和製造技術提出了極為苛刻的要求，可以說是只有一代新工藝的突破，才有一代集成電路。
動態讀寫存儲器DRAM（Dynamic Random Access MeMory）是利用MOS存儲單元分布電容上的電荷來存儲數據位，由於電容電荷會泄漏，為了保持信息不丟失，DRAM需要不斷周期性地對其刷新。由於這種結構的存儲單元所需要的MOS管較少，因此DRAM的集成度高、功耗也小，同時每位的價格最低。DRAM一般都用於大容量系統中。DRAM的發展方向有兩個，一是高集成度、大容量、低成本，二是高速度、專用化。
從1970年Intel公司推出第一塊1K DRAM晶元後，其存儲容量基本上是按每三年翻兩番的速度發展。1995年12月韓國三星公司率先宣布利用0.16μm工藝研製成功集成度達10億以上的1000M位的高速（3lns）同步DRAM。這個領域的競爭非常激烈，為了解決巨額投資和共擔市場風險問題，世界范圍內的各大半導體廠商紛紛聯合，已形成若干合作開發的集團格局。
1996年市場上主推的是4M位和16M位DRAM晶元，1997年以16M位為主，1998年64M位大量上市。64M DRAM的市場佔有率達52%；16M DRAM的市場佔有率為45%。1999年64M DRAM市場佔有率已提高到78%，16M DRAM佔1%。128M DRAM已經普及，明年將出現256M DRAM。
高性能RISC微處理器的時鍾已達到100MHz～700MHz，這種情況下，處理器對存儲器的帶寬要求越來越高。為了適應高速CPU構成高性能系統的需要，DRAM技術在不斷發展。在市場需求的驅動下，出現了一系列新型結構的高速DRAM。例如EDRAM、CDRAM、SDRAM、RDRAM、SLDRAM、DDR DRAM、DRDRAM等。為了提高動態讀寫存儲器訪問速度而採用不同技術實現的DRAM有：
（1） 快速頁面方式FPM DRAM
快速頁面方式FPM（Fast Page Mode）DRAM已經成為一種標准形式。一般DRAM存儲單元的讀寫是先選擇行地址，再選擇列地址，事實上，在大多數情況下，下一個所需要的數據在當前所讀取數據的下一個單元，即其地址是在同一行的下一列，FPM DRAM可以通過保持同一個行地址來選擇不同的列地址實現存儲器的連續訪問。減少了建立行地址的延時時間從而提高連續數據訪問的速度。但是當時鍾頻率高於33MHz時，由於沒有足夠的充電保持時間，將會使讀出的數據不可靠。
（2） 擴展數據輸出動態讀寫存儲器EDO DRAM
在FPM技術的基礎上發展起來的擴展數據輸出動態讀寫存儲器EDODRAM（Extended Data Out DRAM），是在RAM的輸出端加一組鎖存器構成二級內存輸出緩沖單元，用以存儲數據並一直保持到數據被可靠地讀取時為止，這樣就擴展了數據輸出的有效時間。EDODRAM可以在50MHz時鍾下穩定地工作。
由於只要在原DRAM的基礎上集成成本提高並不多的EDO邏輯電路，就可以比較有效地提高動態讀寫存儲器的性能，所以在此之前，EDO DRAM曾成為動態讀寫存儲器設計的主流技術和基本形式。
（3） 突發方式EDO DRAM
在EDO DRAM存儲器的基礎上，又發展了一種可以提供更高有效帶寬的動態讀寫存儲器突發方式EDO DRAM（Burst EDO DRAM）。這種存儲器可以對可能所需的4個數據地址進行預測並自動地預先形成，它把可以穩定工作的頻率提高到66MHz。
（4） 同步動態讀寫存儲器SDRAM
SDRAM（Synchronous DRAM）是通過同步時鍾對控制介面的操作和安排片內隔行突發方式地址發生器來提高存儲器的性能。它僅需要一個首地址就可以對一個存儲塊進行訪問。所有的輸入采樣如輸出有效都在同一個系統時鍾的上升沿。所使用的與CPU同步的時鍾頻率可以高達66MHz～100MHz。它比一般DRAM增加一個可編程方式寄存器。採用SDRAM可大大改善內存條的速度和性能，系統設計者可根據處理器要求，靈活地採用交錯或順序脈沖。
Infineon Technologies(原Siemens半導體)今年已批量供應256Mit SDRAM。其SDRAM用0.2μm技術生產，在100MHz的時鍾頻率下輸出時間為10ns。
（5） 帶有高速緩存的動態讀寫存儲器CDRAM
CDRAM（Cached DRAM）是日本三菱電氣公司開發的專有技術，1992年推出樣品，是通過在DRAM晶元，集成一定數量的高速SRAM作為高速緩沖存儲器Cache和同步控制介面，來提高存儲器的性能。這種晶元用單一+3.3V電源，低壓TTL輸入輸出電平。目前三菱公司可以提供的CDRAM為4Mb和16Mb，其片內Cache為16KB，與128位內部匯流排配合工作，可以實現100MHz的數據訪問。流水線式存取時間為7ns。
（6） 增強型動態讀寫存儲器EDRAM（Enhanced DRAM）
由Ramtron跨國公司推出的帶有高速緩沖存儲器的DRAM產品稱作增強型動態讀寫存儲器EDRAM（Enhanced DRAM），它採用非同步操作方式，單一+5V工作電源，CMOS或TTL輸入輸出電平。由於採用一種改進的DRAM 0.76μm CMOS工藝和可以減小寄生電容和提高晶體管增益的結構技術，其性能大大提高，行訪問時間為35ns，讀/寫訪問時間可以提高到65ns，頁面寫入周期時間為15ns。EDRAM還在片內DRAM存儲矩陣的列解碼器上集成了2K位15ns的靜態RAM高速緩沖存儲器Cache，和後寫寄存器以及另外的控制線，並允許SRAM Cache和DRAM獨立操作。每次可以對一行數據進行高速緩沖。它可以象標準的DRAM對任一個存儲單元用頁面或靜態列訪問模式進行操作，訪問時間只有15ns。當Cache未命中時，EDRAM就把新的一行載入到Cache中，並把選擇的存儲單元數據輸出，這需要花35ns。這種存儲器的突發數據率可以達到267Mbytes/s。
（7） RDRAM（Rambus DRAM）
Rambus DRAM是Rambus公司利用本身研製的一種獨特的介面技術代替頁面方式結構的一種新型動態讀寫存儲器。這種介面在處理機與DRAM之間使用了一種特殊的9位低壓負載發送線，用250MHz同步時鍾工作，位元組寬度地址與數據復用的串列匯流排介面。這種介面又稱作Rambus通道，這種通道嵌入到DRAM中就構成Rambus DRAM，它還可以嵌入到用戶定製的邏輯晶元或微處理機中。它通過使用250MHz時鍾的兩個邊沿可以使突發數據傳輸率達到500MHz。在採用Rambus通道的系統中每個晶元內部都有它自己的控制器，用來處理地址解碼和面頁高速緩存管理。由此一片存儲器子系統的容量可達512K位元組，並含有一個匯流排控制器。不同容量的存儲器有相同的引腳並連接在同一組匯流排上。Rambus公司開發了這種新型結構的DRAM，但是它本身並不生產，而是通過發放許可證的方式轉讓它的技術，已經得到生產許可的半導體公司有NEC、Fujitsu、Toshiba、Hitachi和LG等。
被業界看好的下一代新型DRAM有三種：雙數據傳輸率同步動態讀寫存儲器（DDR SDRAM）、同步鏈動態讀寫存儲器（SLDRAM）和Rambus介面DRAM（RDRAM）。
（1） DDR DRAM（Double Data Rate DRAM）
在同步動態讀寫存儲器SDRAM的基礎上，採用延時鎖定環（Delay-locked Loop）技術提供數據選通信號對數據進行精確定位，在時鍾脈沖的上升沿和下降沿都可傳輸數據（而不是第一代SDRAM僅在時鍾脈沖的下降沿傳輸數據），這樣就在不提高時鍾頻率的情況下，使數據傳輸率提高一倍，故稱作雙數據傳輸率（DDR）DRAM，它實際上是第二代SDRAM。由於DDR DRAM需要新的高速時鍾同步電路和符合JEDEC標準的存儲器模塊，所以主板和晶元組的成本較高，一般只能用於高檔伺服器和工作站上，其價格在中低檔PC機上可能難以接受。
（2） SLDRAM（Synchnonous Link DRAM）
這是由IBM、HP、Apple、NEC、Fujitsu、Hyundai、Micron、TI、Toshiba、Sansung和Siemens等業界大公司聯合制定的一個開放性標准，委託Mosaid Technologies公司設計，所以SLDRAM是一種原本最有希望成為高速DRAM開放性工業標準的動態讀寫存儲器。它是一種在原DDR DRAM基礎上發展的一種高速動態讀寫存儲器。它具有與DRDRAM相同的高數據傳輸率，但是它比其工作頻率要低；另外生產這種存儲器不需要支付專利使用費，使得製造成本較低，所以這種存儲器應該具有市場競爭優勢。但是由於SLDRAM聯盟是一個鬆散的聯合體，眾多成員之間難以協調一致，在研究經費投入上不能達成一致意見，加上Intel公司不支持這種標准，所以這種動態存儲器反而難以形成氣候，敵不過Intel公司鼎立支持的Rambus公司的DRDRAM。SLDRAM可用於通信和消費類電子產品，高檔PC和伺服器。
（3） DRDRAM（Direct Rambus DRAM）
從1996年開始，Rambus公司就在Intel公司的支持下制定新一代RDRAM標准，這就是DRDRAM（Direct RDRAM）。這是一種基於協議的DRAM，與傳統DRAM不同的是其引腳定義會隨命令而變，同一組引腳線可以被定義成地址，也可以被定義成控制線。其引腳數僅為正常DRAM的三分之一。當需要擴展晶元容量時，只需要改變命令，不需要增加硬體引腳。這種晶元可以支持400MHz外頻，再利用上升沿和下降沿兩次傳輸數據，可以使數據傳輸率達到800MHz。同時通過把數據輸出通道從8位擴展成16位，這樣在100MHz時就可以使最大數據輸出率達1.6Gb/s。東芝公司在購買了Rambus公司的高速傳輸介面技術專利後，於1998年9月首先推出72Mb的RDRAM，其中64Mb是數據存儲器，另外8Mb用於糾錯校驗，由此大大提高了數據讀寫可靠性。
Intel公司辦排眾議，堅定地推舉DRDRAM作為下一代高速內存的標准，目前在Intel公司對Micro、Toshiba和Samsung等公司組建DRDRAM的生產線和測試線投入資金。其他眾多廠商也在努力與其抗爭，最近AMD宣布至少今年推出的K7微處理器都不打算採用Rambus DRAM；據說IBM正在考慮放棄對Rambus的支持。當前市場上同樣是64Mb的DRAM，RDRAM就要比其他標準的貴45美元。
由此可見存儲器的發展動向是：大容量化，高速化， 多品種、多功能化，低電壓、低功耗化。
存儲器的工藝發展中有以下趨勢：CHMOS工藝代替NMOS工藝以降低功耗；縮小器件尺寸，外圍電路仍採用ECL結構以提高存取速度同時提高集成度；存儲電容從平面HI-C改為深溝式，保證尺寸減少後的電荷存儲量，以提高可靠性；電路設計中簡化外圍電路結構，注意降低雜訊，運用冗餘技術以提高質量和成品率；工藝中採用了多種新技術；使DRAM的存儲容量穩步上升，為今後繼續開發大容量的新電路奠定基礎。
從電子計算機中的處理器和存儲器可以看出ULSI前進的步伐和幾十年間的巨大變化。
⑵ 投資麥田雲存儲器是不是傳銷
這也是傳銷，它符合查一下三個特徵，那人投入費分等級。
⑶ 選用2764 EPROM 存儲晶元，設計一個64KB的程序存儲器，寫出設計步驟…
4.2參見p.106-107
匯流排操作指的是發生在匯流排上的某些特定操作，匯流排周期指的是完成一次特定匯流排操作所需的時間。對8088而言其典型的匯流排周期由 4個T狀態組成。PC/XT所採用的時鍾頻率為4.77MHz，每個T狀態的持續時間為210ns。如果CLK引腳接5MHz的時鍾信號，那麼每個T狀態的持續時間為200ns。
4.4解答：
當8088進行讀寫存儲器或I/O介面時，如果存儲器或I/O介面無法滿足CPU的讀寫時序（來不及提供或讀取數據時），需要CPU插入等待狀態TW。（在T3前沿檢測Ready信號，若無效則插入TW 。）
具體在讀寫匯流排周期的T3和T4之間插入TW。
4.6參見p.99，p.110
8088的某些輸出線有三種狀態：高電平、低電平、懸空(高阻態)，稱為三態能力。在高阻狀態，CPU放棄其了對該引腳的控制權，由連接它的設備接管。
具有三態能力的引腳有：AD7~AD0，A15~A8，A19/S6~A16/S3，ALE，IO/M*，WR*，RD*，DEN*，DT/R*。
4.11
匯流排周期 IO/M* WR* RD*
存儲器讀 低 高 低
存儲器寫 低 低 高
I/O讀 高 高 低
I/O寫 高 低 高
4.12 答：
取該指令時引發存儲器讀匯流排操作。執行該指令時引發I/O讀匯流排操作。（時序圖略）
4.13 8088系統最小組態下，對指令ADD [2000H]，AX （長度3B）。
答：取該指令時需要3個匯流排周期，均為存儲器讀周期。
執行該指令時需要4個匯流排周期，2個為存儲器讀匯流排周期（讀出字操作數參與運算），2個為存儲器寫匯流排周期（保存16位運算結果）。
4.15 參見p.106圖
74LS373 的G為電平鎖存引腳，控制選通且轉為無效時鎖存數據。
OE* 輸出允許引腳，信號來自ALE。
4.16 參見p.106圖
數據收發器74LS245 是8位雙向緩沖器，G*控制端為低電平有效，可傳輸數據；DIR控制導通方向：DIR＝1，A→B；DIR＝0，A←B。
4.17 參見p.111-112
歸納為：1、8086數據匯流排變為16位，數據地址線復用為AD15~AD0。
2、8086指令隊列程度變為6位元組長，當有2個位元組空才取下一指令。
3、8088引腳IO/M* ，8086變為M/IO*；
4、引腳SS0* 變為BHE*/S7，BHE* 的作用是使D15~D8有效。
5、8086存儲器組織為奇偶分塊，偶地址取字只要讀1次，奇地址取字需要讀兩次。
6、I/O埠大都採用偶地址，目的是引導8位數據到低8位匯流排AD7~AD0上，以提高效率。
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5.1
Cache、主存和輔存的作用——參見 p.120～121
虛擬存儲器——參見p.121
在CPU看來，訪問主存和訪問輔存有什麼不同？
訪問主存：通過存儲器訪問機器指令，按字隨機訪問。
訪問輔存：通過操作系統，按塊順序訪問。
5.2 在半導體存儲器中，RAM指的是 隨機存取存儲器 ，它可讀可寫，但斷電後信息一般會 丟失 ；而ROM指的是 只讀存儲器 ，正常工作時只能從中 讀取 信息，但斷電後信息 不會丟失 。以EPROM晶元2764為例，其存儲容量為8K×8位，共有 8 條數據線和 13 條地址線。用它組成64KB的ROM存儲區共需 8 片2764晶元。
5.4 一個容量為4K×4位的假想RAM存儲晶元，他應該有多少根地址線引腳和多少根數據線引腳？如果讓你來進行設計，那麼它還需要哪些控制引腳？這些引腳分別起什麼樣的控製作用？
解答：
4K×4的晶元應該有12根地址線引腳和4根數據線引腳。
控制引腳應該有：
讀取信號OE*：有效時，表示讀取存儲單元的數據
寫入信號WE*：有效時，表示將數據寫入存儲單元
片選信號CS*：有效時，表示選中該晶元，可以進行讀寫操作。
5.7 什麼是存儲晶元的位擴充和地址擴充?採用靜態RAM的晶元2114（1K*4位）或動態RAM的晶元4116（16K*1位）來組成32KB的RAM存儲區，請問各需要多少晶元？在位方向和地址方向各需要進行什麼樣的擴充？
解答：（參見p.140） 使用多個晶元來擴充存儲數據位的寬度，稱為位擴充。
採用多個晶元在地址方向上進行擴充，稱為地址擴充或字擴充。
用SRAM 2114組成32KBRAM存儲區：2片為一組，得1KB，所以組成32KB就要32組，共需要64片SRAM 2114。
用DRAM 4116組成32KBRAM存儲區：8片為一組，得16KB，所以組成32KB只要2組，共需要16片DRAM 4116。
機床作為機械製造業的重要基礎裝備，它的發展一直引起人們的關注，由於計算機技術的興起，促使機床的控制信息出現了質的突破，導致了應用數字化技術進行柔性自動化控制的新一代機床－數控機床的誕生和發展。計算機的出現和應用，為人類提供了實現機械加工工藝過程自動化的理想手段。隨著計算機的發展，數控機床也得到迅速的發展和廣泛的應用，同時使人們對傳統的機床傳動及結構的概念發生了根本的轉變。數控機床以其優異的性能和精度、靈捷而多樣化的功能引起世人矚目，並開創機械產品向機電一體化發展的先河。 數控機床是以數字化的信息實現機床控制的機電一體化產品，它把刀具和工件之間的相對位置，機床電機的啟動和停止，主軸變速，工件松開和夾緊，刀具的選擇，冷卻泵的起停等各種操作和順序動作等信息用代碼化的數字記錄在控制介質上，然後將數字信息送入數控裝置或計算機，經過解碼，運算，發出各種指令控制機床伺服系統或其它的執行元件，加工出所需的工件。 數控機床與普通機床相比，其主要有以下的優點： 1. 適應性強，適合加工單件或小批量的復雜工件； 在數控機床上改變加工工件時，只需重新編制新工件的加工程序，就能實現新工件加工。 2. 加工精度高； 3. 生產效率高； 4. 減輕勞動強度，改善勞動條件； 5. 良好的經濟效益； 6. 有利於生產管理的現代化。 數控機床已成為我國市場需求的主流產品，需求量逐年激增。我國數控機機床近幾年在產業化和產品開發上取得了明顯的進步，特別是在機床的高速化、多軸化、復合化、精密化方面進步很大。但是，國產數控機床與先進國家的同類產品相比，還存在差距，還不能滿足國家建設的需要。 我國是一個機床大國，有三百多萬台普通機床。但機床的素質差，性能落後，單台機床的平均產值只有先進工業國家的1/10左右，差距太大，急待改造。 舊機床的數控化改造，顧名思義就是在普通機床上增加微機控制裝置，使其具有一定的自動化能力，以實現預定的加工工藝目標。 隨著數控機床越來越多的普及應用，數控機床的技術經濟效益為大家所理解。在國內工廠的技術改造中，機床的微機數控化改造已成為重要方面。許多工廠一面購置數控機床一面利用數控、數顯、PC技術改造普通機床，並取得了良好的經濟效益。我國經濟資源有限，國家大，機床需要量大，因此不可能拿出相當大的資金去購買新型的數控機床，而我國的舊機床很多，用經濟型數控系統改造普通機床，在投資少的情況下，使其既能滿足加工的需要，又能提高機床的自動化程度，比較符合我國的國情。 1984年，我國開始生產經濟型數控系統，並用於改造舊機床。到目前為止，已有很多廠家生產經濟型數控系統。可以預料，今後，機床的經濟型數控化改造將迅速發展和普及。所以說，本畢業設計實例具有典型性和實用性。 第二章 總體方案的設計 2.1 設計任務 本設計任務是對CA6140普通車床進行數控改造。利用微機對縱、橫向進給系統進行開環控制，縱向（Z向）脈沖當量為0.01mm/脈沖，橫向（X向）脈沖當量為0.005mm/脈沖，驅動元件採用步進電機，傳動系統採用滾珠絲杠副，刀架採用自動轉位刀架。 2.2 總體方案的論證 對於普通機床的經濟型數控改造，在確定總體設計方案時，應考慮在滿足設計要求的前提下，對機床的改動應盡可能少，以降低成本。 （1）數控系統運動方式的確定 數控系統按運動方式可分為點位控制系統、點位直線控制系統、連續控制系統。由於要求CA6140車床加工復雜輪廓零件，所以本微機數控系統採用兩軸聯動連續控制系統。 （2）伺服進給系統的改造設計 數控機床的伺服進給系統有開環、半閉環和閉環之分。 因為開環控制具有結構簡單、設計製造容易、控制精度較好、容易調試、價格便宜、使用維修方便等優點。所以，本設計決定採用開環控制系統。 （3）數控系統的硬體電路設計 任何一個數控系統都由硬體和軟體兩部分組成。硬體是數控系統的基礎，性能的好壞直接影響整體數控系統的工作性能。有了硬體，軟體才能有效地運行。 在設計的數控裝置中，CPU的選擇是關鍵，選擇CPU應考慮以下要素： 1. 時鍾頻率和字長與被控對象的運動速度和精度密切相關； 2. 可擴展存儲器的容量與數控功能的強弱相關； 3. I/O口擴展的能力與對外設控制的能力相關。 除此之外，還應根據數控系統的應用場合、控制對象以及各種性能、參數要求等，綜合起來考慮以確定CPU。在我國，普通機床數控改造方面應用較普遍的是Z80CPU和MCS-51系列單片機，主要是因為它們的配套晶元便宜，普及性、通用性強，製造和維修方便，完全能滿足經濟型數控機床的改造需要。本設計中是以MCS-51系列單片機，51系列相對48系列指令更豐富，相對96系列價格更便宜，51系列中，是無ROM的8051，8751是用EPROM代替ROM的8051。目前，工控機中應用最多的是8031單片機。本設計以8031晶元為核心，增加存儲器擴展電路、介面和面板操作開關組成的控制系統。 2.3 總體方案的確定 經總體設計方案的論證後，確定的CA6140車床經濟型數控改造示意圖如圖所示。CA6140車床的主軸轉速部分保留原機床的功能，即手動變速。車床的縱向（Z軸）和橫向（X軸）進給運動採用步進電機驅動。由8031單片機組成微機作為數控裝置的核心，由I/O介面、環形分配器與功率放大器一起控制步進電機轉動，經齒輪減速後帶動滾珠絲杠轉動，從而實現車床的縱向、橫向進給運動。刀架改成由微機控制的經電機驅動的自動控制的自動轉位刀架。為保持切削螺紋的功能，必須安裝主軸脈沖發生器，為此採用主軸靠同步齒形帶使脈沖發生器同步旋轉，發出兩路信號：每轉發出的脈沖個數和一個同步信號，經隔離電路以及I/O介面送給微機。如圖2－1所示： 第三章 微機數控系統硬體電路設計 3.1微機數控系統硬體電路總體方案設計 本系統選用8031CPU作為數控系統的中央處理機。外接一片2764EPROM，作為監控程序的程序存儲器和存放常用零件的加工程序。再選用一片6264RAM用於存放需要隨機修改的零件程序、工作參數。採用解碼法對擴展晶元進行定址，採用74LS138解碼器完成此功能。8279作為系統的輸入輸出口擴展，分別接鍵盤的輸入、輸出顯示，8255接步進電機的環形分配器，分別並行控制X軸和Z軸的步進電機。另外，還要考慮機床與單片機之間的光電隔離，功率放大電路等。其硬體框圖如圖3－1所示： 圖3－2 8031晶元內部結構圖 各引腳功能簡要介紹如下： ⒈ 源引腳 VSS：電源接地端。 VCC：＋5V電源端。 ⒉ 輸入/輸出（I/O）口線 8031單片機有P0、P1、P2、P3 4個埠，每個埠8根I/O線。當系統擴展外部存儲器時，P0口用來輸出低8位並行數據，P2口用來輸出高8位地址，P3口除可作為一個8位準雙向並行口外，還具有第二功能，各引腳第二功能定義如下： P3.0 RXD：串列數據輸入端。 P3.1 TXD：串列數據輸出端 P3.2 INT0：外部中斷0請求信號輸入端。 P3.3 INT1：外部中斷1請求信號輸入端。 P3.4 T0：定時器/計數器0外部輸入端 P3.5 T1：定時器/計數器1外部輸入端 P3.6 WR：外部數據存儲器寫選通。 P3.7 RD：外部數據存儲器讀選通。 在進行第二功能操作前，對第二功能的輸出鎖存器必須由程序置1。 ⒊ 信號控制線 RST/VPD：RST為復位信號線輸入引腳，在時鍾電路工作以後，該引腳上出現兩個機器周期以上的高電平，完成一次復位操作。 8031單片機採用兩種復位方式：一種是加電自動復位，另一種為開關復位。 ALE/PROG：ALE是地址鎖存允許信號。它的作用是把CPU從P0口分時送出的低8位地址鎖存在一個外加的鎖存器中。 ：外部程序存儲器讀選通信號。當其為低電平時有效。
VPP：當EA為高電平且PC值小於0FFFH時CPU執行內部程序存儲器中的程序。當EA為低電平時，CPU僅執行外部程序存儲器中的程序。 XTAL1：震盪器的反相放大器輸入，使用外部震盪器時必須接地； XTAL2：震盪器的反相放大器輸出，使用外部震盪器時，接收外圍震盪信號； （2）片外三匯流排結構 單片機在實際應用中，常常要擴展外部存儲器、I/O口等。單片機的引腳，除了電源、復位、時鍾輸入以及用戶I/O口外，其餘的引腳都是為了實現系統擴展而設置的，這些引腳構成了三匯流排形式： ⒈ 地址匯流排AB 地址匯流排寬度為16位。因此，外部存儲器直接定址范圍為64KB。由P0口經地址鎖存器提供16位地址匯流排的低8位地址（A7～A0），P2口直接提供高8位地址（A15～A8）。 ⒉ 數據匯流排DB 數據匯流排寬度為8位，由P0口提供。 ⒊ 控制匯流排CB 控制匯流排由第二功能狀態下的P3口和4根獨立的控制線RST、EA、ALE和PSEN組成。其引腳圖如圖3－3所示： 3.1.2 8255A可編程並行I/O口擴展晶元 8255A可編程並行I/O口擴展晶元可以直接與MCS系列單片機系統匯流排連接，它具有三個8位的並行I/O口，具有三種工作方式，通過編程能夠方便地採用無條件傳送、查詢傳送或中斷傳送方式完成CPU與外圍設備之間的信息交換。8255A的結構及引腳功能： 1、 8255A的結構 8255A的內部結構如圖3－4所示。其中包括三個8位並行數據I/O埠，二個工作方式控制電路，一個讀/寫控制邏輯電路和一個8位數據匯流排緩沖器。各部分功能介紹如下： （1） 三個8位並行I/O埠A、B、C A口：具有一個8位數據輸出鎖存/緩沖器和一個8位數據輸入鎖存器。可編程為8位輸入、或8位輸出、或8位雙向寄存器。B口：具有一個8位數據輸出鎖存/緩沖器和一個8位輸入或輸出寄存器，但不能雙向輸入/輸出。C口：具有一個8位數據輸出鎖存/緩沖器和一個8位數據輸入緩沖器，C口可分作兩個4位口，用於輸入或輸出，也可作為A口和B口選通方式工作時的狀態控制信號。 （2） 工作方式控制電路 A、B兩組控制電路把三個埠分成A、B兩組，A組控制A口各位和C口高四位，B組控制B口各位和C口低四位。兩組控制電路各有一個控制命令寄存器，用來接收由CPU寫入的控制字，以決定兩組埠的工作方式。也可根據控制字的要求對C口按位清「0」或置「1」。 （3） 讀/寫控制邏輯電路 它接收來自CPU的地址信號及一些控制信號，控制各個口的工作狀態。 （4） 數據匯流排緩沖器 它是一個三態雙向緩沖器，用於和系統的數據匯流排直接相連，以實現CPU和8255A之間信息的傳送。
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三星電子全球首家開創了「10納米級DRAM」（Dynamic Random Access Memory，動態隨機存取存儲器）的量產時代。三星電子5日宣布，從今年2月份起，世界最小的10納米級（18納米）8GB的DDR4（Double Data Rate 4）DRAM已經進入了商業生產，目前，其他競爭企業還都停留在生產25-30納米級的DRAM的水平，不久前剛剛開始20納米產品的量產。中國半導體企業一直在中國政府的集中支持下令人害怕地追擊韓國企業，三星此舉凸顯其技術優勢，但中國企業也定會奮起直追。
DRAM概念股：300042朗科科技、600584長電科技、600171上海貝嶺、002106萊寶高科、000021深科技等；
內存晶元概念股：600783魯信創投（參股華芯半導體）、600360華微電子。