Ⅰ 三菱FX5U的CPU存儲器初始化怎麼操作
咨詢記錄 · 回答於2021-10-21
Ⅱ xilinx ram coe初始化讀取
coe文件是你定製RAM的時候初始化文件，FPGA上電就載入在RAM 裡面了，如果想要讀數據，你只需要給地址和讀信號就可以了。
不過，RAM是隨機存取存儲器，可以修改存儲中的數據，所以它可以讀，也可以寫。
那個idata是寫有效的時候，送入ram的信號。讀操作時不用考慮。
如果你不想修改儲存數據（只讀不寫），可以使用ROM的IP核。
Ⅲ 什麼是存儲器的讀操作什麼是存儲器的寫操作
是把值存在寄存器里吧，然後可以從寄存器里讀，類似於使用變數
Ⅳ 只讀存儲器怎麼可以寫入文件
ROM不能寫入文件。
Ⅳ 求nios II ide 的使用方法 我在網上找不到啊
Nios Development Board Reference Manual, Stratix II Edition
在使用Nios II SDK Shell試運行./restore_my_flash時，發現restore_my_flash會區分目錄名的大小寫，因此使用Nios II SDKShell時最好注意大小寫一致。
restore_my_flash.pl為perl腳本，可以直接修改後直接執行。
restore_my_flash不能正常取得命令行參數，但這不影響恢復出廠設置的操作，因為restore_my_flash可以不依靠命令行參數來 執行。
最好不要移動NiosII的安裝目錄，例如restore_my_flash就會從目錄名中提取內容生成需要的文件名。
恢復出廠設置需 要.sof和.flash兩個文件，估計.sof用於生成最小的nios系統，以便將.flash文件下載到Flash中。 (restore_my_flash提示使用J24 JTAG連接器，該連接器是用於配置StratixII器件的。)
Creating Multiprocessor NiosII Systems Tutorial
在standard設計的基礎上修改了Nios II系統，又添加了兩個Nios II處理器及各自的定時器、共享互斥鎖、消息緩沖區。編譯、運行和調試了hello_world_multi程序。
給我的感覺是：
SOPC Builder中設置的NiosII的Reset和Exception地址很重要；
QuartusII生成的編程文件中包含有NiosII處理器的 復位地址；
NiosII IDE的編譯會生成絕對地址的代碼和數據；
NiosII IDE通過NiosII處理器中的jtag_debug_mole重定向程序的執行地址；
上電或復位後，NiosII處理器從復位地址(通常指 向Flash)處執行Boot Loader，將程序拷貝到Ram中並在Ram中執行；
Exception地址確定了程序拷貝到Ram中的位置，Exception地址的低位總是 0x20，NiosII處理器跳轉到Ram執行時先執行低位地址為0x00的指令(用於初始化指令cache)，之後執行低位地址為0x20處的系統啟動代碼。
Nios II多處理器設計的注意點：
不支持SMP(對稱多處理)，只支持不對稱的(每個處理器執行不同的程序)；
處理器之間可以不共享資源；
同一程序存儲器中的各處理器的代碼空間不能重合(通過Reset和Exception地址實現)；
共享數據存儲器最好用硬體共享互斥鎖 結合軟體操作的方式來實現，不支持純硬體的共享方式(如果軟體不使用硬體互斥鎖，仍然會有訪問沖突)，純軟體的共享方式有使用限制並且較復雜；
軟體 共享互斥鎖只適用於同一處理器的不同進程之間共享資源；
Nios II HAL library不支持共享外設(涉及中斷處理、外設輸入數據的處理等)，Altera建議由固定的處理器管理相應的外設，其他處理器要使用該外設可以通過 消息緩沖區的方式；
不同於單處理器設計，多處理器設計一定要明確規定每個組件的匯流排連接點；
只要由不同的處理器訪問，兩個組件可以有相同的地址；
由設計人員保證各處理器使用的代碼空間是足夠的、不發生覆蓋的；
多處理器的軟體的運行、調試可以一起或分別啟動、終止，NiosII 5.0暫不支持一起暫停、再繼續，「一起」不是「同時」。
Nios II Flash Programmer User Guide
關鍵點在於：
Quartus II的Programmer只支持FPGA和配置器件；
Flash Programmer只支持CFI介面的Flash或EPCS配置器件，但可燒入配置文件、軟體代碼和任意數據；
使用Flash Programmer需要生成Target Board及生成Flash Programmer可編程邏輯設計，並在實際項目SOPC Builder流程中指定該Target Board；
Boot-Copier Program是Nios II IDE自帶的，當軟體代碼位於Flash或EPCS中時由Flash Programmer自行使用，不同的是對Flash而言Boot-Copier Program放在Flash中，對EPCS而言Boot-Copier Program放在EPCS serial flash controller包含的on-chip ROM中；
上電或復位時，Nios II從Boot-Copier Program開始執行(不論是Flash或EPCS)，這要求SOPC Builder流程中指定復位地址為Flash或EPCS serial flash controller。
Simulating Nios II Embedded Processor Designs
模擬NiosII設計包括三種方式：「NiosII IDE Debugger + Signal Tap II + 物理板」的軟硬體聯調方式；「NiosII IDE Debugger +指令集模擬器ISS」的軟體調試方式(ISS可對部分組件建模)；使用ModelSim-Altera進行的RTL級的功能模擬方式(可以調試處理器及其 外設之間的交互情況)。本文針對RTL級模擬方式。
存儲器的初始化：含有軟體代碼的存儲器都應被初始化，不論是片上還是片外存儲器；軟體代碼相關的存儲器初始化文件由NiosII IDE編譯軟體時生成。
JTAG UART和PIO在SOPC Builder中都可設置模擬選項，ModelSim-Altera還可根據模擬選項調出UART交互終端窗口。
需要在SOPC Builder中設置ModelSim的路徑和使能Simulation，之後SOPC Builder會生成模擬用的ModelSim項目文件、ModelSim宏命令、UART等組件的初始化文件。
需要在Nios II IDE中為System Library屬性打開「ModelSim only,no hardware support」開關，這樣在編譯軟體時才會生成代碼相關的存儲器初始化文件，但生成的代碼不含啟動代碼(指令和數據Cache沒有初始化、BSS段也不清除)，以便加速模擬。因此，如果要下載代碼到硬體板，必須關掉「ModelSim only,no hardware support」開關並且重編譯，以便生成完整的代碼。
在Nios II IDE中以NiosII ModelSim方式運行(需設置ModelSim的路徑)，將使ModelSim編譯setup_sim.do並接管後續的模擬運行工作。
較重要的ModelSim宏(SOPC Builder生成)：s、w、jtag_uart_drive。
一定要從Nios II IDE運行ModelSim，jtag_uart_drive宏才能正常運行。其他模擬步驟都可單獨使用ModelSim打開該項目，在執行完setup_sim.do後運行。
應該可以在SOPC Builder生成TestBench文件後修改該文件，以便進行Nios II和片上其他邏輯的聯合模擬。(因為是SOPC Builder生成的TestBench文件，並沒有在Quartus II中生成，所以不一定是完整的片上設計的TestBench文件。)
Avalon匯流排
NIOS和NIOS II都使用了Avalon匯流排，這是一種交換式架構的片內匯流排；
該匯流排形式和PCI、ISA等板間互連匯流排的最大區別在於：主從設備之間有緊密耦合關系。Avalon匯流排架構中，由硬體設計人員通過SOPC Builder規定互連的主從設備(包括數據、控制信號、片選、地址的互連)，不連接的設備之間是互相看不到的。
每個Avalon主設備端有多路復用器，用來從多個從設備的數據匯流排中選擇當前要訪問的數據——這也是「交換」的含義所在。可見多路復用器的介面引 線相當多，這只能在連線資源豐富的FPGA內實現。所以說，Avalon匯流排架構是適用FPGA設計的。片外的交換式匯流排也有，但都是串列介面的，主要是 為了降低PCB布線難度，如：PCI Express、乙太網等。由於，Avalon匯流排架構中所有設備沒有實現全互連，也就不存在「全交換」。但即使這樣，不同的主設備訪問不同的從設備也是 可以同時的、並發的。
每個Avalon從設備都有仲裁器，仲裁各主設備的訪問，確保訪問周期的完整性和正確性。我們可以認為訪問周期是「原子」的，即不被其他主設備破壞的。
軟體對共享資源的訪問，通常要求一個序列的多個訪問不能被其他CPU打斷，這不是「原子」級的訪問周期設計能保證的，這也是SOPC Builder中提供了硬體共享互斥鎖的由來。
各CPU上運行的軟體都可對某個硬體共享互斥鎖進行SET和TEST操作，以爭取對資源的佔用能力。由於對硬體共享互斥鎖的訪問周期是「原子」，所以硬體共享互斥鎖能保證多CPU設計中軟體級別的共享資源互斥訪問。
NIOS II設計的靈活性是我感興趣的主要原因。只要有足夠的邏輯資源餘量，NIOS II的設計是可以不斷更新的，設計人員不用為自己的設計能力、CPU版本的升級擔心，這放開了我們的「思維」約束。
Ⅵ 存儲器對文件是怎樣存儲的機制是什麽
存儲器分為內存儲器（簡稱內存或主存）、外存儲器（簡稱外存或輔存）。外存儲器一般也可作為輸入/輸出設備。計算機把要執行的程序和數據存入內存中，內存一般由半導體器構成。半導體存儲器可分為三大類：隨機存儲器、只讀存儲器、特殊存儲器。
RAM
RAM是隨機存取存儲器（Random Access Memory），其特點是可以讀寫，存取任一單元所需的時間相同，通電是存儲器內的內容可以保持，斷電後，存儲的內容立即消失。RAM可分為動態（Dynamic RAM）和靜態（Static RAM）兩大類。所謂動態隨機存儲器DRAM是用MOS電路和電容來作存儲元件的。由於電容會放電，所以需要定時充電以維持存儲內容的正確，例如互隔2ms刷新一次，因此稱這為動態存儲器。所謂靜態隨機存儲器SRAM是用雙極型電路或MOS電路的觸發器來作存儲元件的，它沒有電容放電造成的刷新問題。只要有電源正常供電，觸發器就能穩定地存儲數據。DRAM的特點是集成密度高，主要用於大容量存儲器。SRAM的特點是存取速度快，主要用於調整緩沖存儲器。
ROM
ROM是只讀存儲器（Read Only Memory），它只能讀出原有的內容，不能由用戶再寫入新內容。原來存儲的內容是由廠家一次性寫放的，並永久保存下來。ROM可分為可編程（Programmable）ROM、可擦除可編程（Erasable Programmable）ROM、電擦除可編程（Electrically Erasable Programmable）ROM。如，EPROM存儲的內容可以通過紫外光照射來擦除，這使它的內可以反復更改。
特殊固態存儲器
包括電荷耦合存儲器、磁泡存儲器、電子束存儲器等，它們多用於特殊領域內的信息存儲。
此外，描述內、外存儲容量的常用單位有：
①位/比特（bit）：這是內存中最小的單位，二進制數序列中的一個0或一個1就是一比比特，在電腦中，一個比特對應著一個晶體管。
②位元組（B、Byte）：是計算機中最常用、最基本的存在單位。一個位元組等於8個比特，即1 Byte＝8bit。
③千位元組（KB、Kilo Byte）：電腦的內存容量都很大，一般都是以千位元組作單位來表示。1KB＝1024Byte。
④兆位元組（MB Mega Byte）：90年代流行微機的硬碟和內存等一般都是以兆位元組（MB）為單位。1 MB＝1024KB。
⑤吉位元組（GB、Giga Byte）：目前市場流行的微機的硬碟已經達到4.3GB、6.4GB、8.1GB、12G、13GB等規格。1GB＝1024MB。
⑥太位元組（TB、Tera byte）：1TB＝1024GB。
（三）輸入/輸出設備
輸入設備是用來接受用戶輸入的原始數據和程序，並將它們變為計算機能識別的二進制存入到內存中。常用的輸入設備有鍵盤、滑鼠、掃描儀、光筆等。
輸出設備用於將存入在內存中的由計算機處理的結果轉變為人們能接受的形式輸出。常用的輸出設備有顯示器、列印機、繪圖儀等。
（四）匯流排
匯流排是一組為系統部件之間數據傳送的公用信號線。具有匯集與分配數據信號、選擇發送信號的部件與接收信號的部件、匯流排控制權的建立與轉移等功能。典型的微機計算機系統的結構如圖2-3所示，通常多採用單匯流排結構，一般按信號類型將匯流排分為三組，其中AB（Address Bus）為地址匯流排；DB(Data Bus)為數據匯流排；CB（Control Bus）控制匯流排。
（五）微型計算機主要技術指標
①CPU類型：是指微機系統所採用的CPU晶元型號，它決定了微機系統的檔次。
②字長：是指CPU一次最多可同時傳送和處理的二進制位數，安長直接影響到計算機的功能、用途和應用范圍。如Pentium是64位字長的微處理器，即數據位數是64位，而它的定址位數是32位。
③時鍾頻率和機器周期：時鍾頻率又稱主頻，它是指CPU內部晶振的頻率，常用單位為兆（MHz），它反映了CPU的基本工作節拍。一個機器周期由若干個時鍾周期組成，在機器語言中，使用執行一條指令所需要的機器周期數來說明指令執行的速度。一般使用CPU類型和時鍾頻率來說明計算機的檔次。如Pentium III 500等。
④運算速度：是指計算機每秒能執行的指令數。單位有MIPS（每秒百萬條指令）、MFLOPS（秒百萬條浮點指令）
⑤存取速度：是指存儲器完成一次讀取或寫存操作所需的時間，稱為存儲器的存取時間或訪問時間。而邊連續兩次或寫所需要的最短時間，稱為存儲周期。對於半導體存儲器來說，存取周期大約為幾十到幾百毫秒之間。它的快慢會影響到計算機的速度。
⑥內、外存儲器容量：是指內存存儲容量，即內容儲存器能夠存儲信息的位元組數。外儲器是可將程序和數據永久保存的存儲介質，可以說其容量是無限的。如硬碟、軟盤已是微機系統中不可缺少的外部設備。迄今為止，所有的計算機系統都是基於馮·諾依曼存儲程序的原理。內、外存容量越大，所能運行的軟體功能就越豐富。CPU的高速度和外存儲器的低速度是微機系統工作過程中的主要瓶頸現象，不過由於硬碟的存取速度不斷提高，目前這種現象已有所改善。
Ⅶ 求verilog語言分別編寫一個8位的ram和rom存儲器
ROM = read only memory
RAM = Random Access Memory
這兩個都是做存儲用的。
FPGA上面應該都有分布式RAM和塊RAM，直接聲明就可以用了。
樓主是意思是寫一個介面？還是就用verilog去描述一個RAM和ROM？
我明白你的意思了。你要寫一個基於FPGA的存儲器，對於RAM，在開發板上應該是有的，這個是現成的東西，你所要做的是，設計一定的介面電路，使其能和外部進行數據的接受和發送。如果非要說，用verilog描述ram，這個東西就是一堆寄存器組。所以你要根據ram和rom的時序要求、帶寬要求來寫一個interface，使得能夠和外部交互。謝謝
Ⅷ quartus如何寫一個256位的存儲器
首先你得有一個mif文件 （HEX也可以）在創建IP的時候在倒數第二個選項有個輸入你把MIF載入進去就行了。 如果是自己些Mif的話，你在quartus中點新建文件，選擇其他的有mif文件創建是一個EXERL形式的電子表格，輸入數據，或者導入EXERL也可以。
Ⅸ 存儲器怎樣儲存信息
手機存儲卡的原理和快閃記憶體原理相同.
而快閃記憶體的原理和EEPROM的原理類似.
而EEPROM的原理和EPROM類似,所以,下面從EPROM講起,你才能看懂.
EPROM是指其中的內容可以通過特殊手段擦去，然後重新寫入。其基本單元電路（存儲細胞），常採用浮空柵雪崩注入式MOS電路，簡稱為FAMOS。它與MOS電路相似，是在N型基片上生長出兩個高濃度的P型區，通過歐姆接觸分別引出源極S和漏極D。在源極和漏極之間有一個多晶硅柵極浮空在SiO2絕緣層中，與四周無直接電氣聯接。這種電路以浮空柵極是否帶電來表示存1或者0，浮空柵極帶電後（譬如負電荷），就在其下面，源極和漏極之間感應出正的導電溝道，使MOS管導通，即表示存入0。若浮空柵極不帶電，則不形成導電溝道，MOS管不導通，即存入1。
EEPROM基本存儲單元電路的工作原理與EPROM相似，它是在EPROM基本單元電路的浮空柵的上面再生成一個浮空柵，前者稱為第一級浮空柵，後者稱為第二級浮空柵。可給第二級浮空柵引出一個電極，使第二級浮空柵極接某一電壓VG。若VG為正電壓，第一浮空柵極與漏極之間產生隧道效應，使電子注入第一浮空柵極，即編程寫入。若使VG為負電壓，強使第一級浮空柵極的電子散失，即擦除。擦除後可重新寫入。
快閃記憶體的基本單元電路與EEPROM類似，也是由雙層浮空柵MOS管組成。但是第一層柵介質很薄，作為隧道氧化層。寫入方法與EEPROM相同，在第二級浮空柵加以正電壓，使電子進入第一級浮空柵。讀出方法與EPROM相同。擦除方法是在源極加正電壓利用第一級浮空柵與源極之間的隧道效應，把注入至浮空柵的負電荷吸引到源極。由於利用源極加正電壓擦除，因此各單元的源極聯在一起，這樣，快擦存儲器不能按位元組擦除，而是全片或分塊擦除。 到後來，隨著半導體技術的改進，快閃記憶體也實現了單晶體管（1T）的設計，主要就是在原有的晶體管上加入了浮動柵和選擇柵，
在源極和漏極之間電流單向傳導的半導體上形成貯存電子的浮動棚。浮動柵包裹著一層硅氧化膜絕緣體。它的上面是在源極和漏極之間控制傳導電流的選擇/控制柵。數據是0或1取決於在硅底板上形成的浮動柵中是否有電子。有電子為0，無電子為1。
快閃記憶體就如同其名字一樣，寫入前刪除數據進行初始化。具體說就是從所有浮動柵中導出電子。即將有所數據歸「1」。
寫入時只有數據為0時才進行寫入，數據為1時則什麼也不做。寫入0時，向柵電極和漏極施加高電壓，增加在源極和漏極之間傳導的電子能量。這樣一來，電子就會突破氧化膜絕緣體，進入浮動柵。
讀取數據時，向柵電極施加一定的電壓，電流大為1，電流小則定為0。浮動柵沒有電子的狀態（數據為1）下，在柵電極施加電壓的狀態時向漏極施加電壓，源極和漏極之間由於大量電子的移動，就會產生電流。而在浮動柵有電子的狀態（數據為0）下，溝道中傳導的電子就會減少。因為施加在柵電極的電壓被浮動柵電子吸收後，很難對溝道產生影響。