Ⅰ ARM7延時1us和1ms，用for語句怎麼實現
這是我驅動中的延遲函數，參數cycles數值多少你自己計算或測試吧
void delay_x(unsigned short cycles)
{
unsigned short t;
t = cycles;
while ( --t != 0 );
}
Ⅱ 解釋什麼是load delay slot
謝邀！
load delay slot即為延遲間隙。
是計算機體系結構中一個指令間隙，在前一條指令沒有執行完畢的情況下，處理器內部指令流水線上該指令間隙的執行不會修改處理器的狀態。這種技術常用於DSP與早期的RISC體系結構。最常見的是下文描述的分支延遲間隙。另外還有過存儲延遲間隙，即在存儲內存的指令之後跟一個延遲間隙，現在已經基本不用了。
當一個分支指令之後的延遲間隙指令，在指令流水線中被稱作分支延遲間隙（branch delay slot）。常見於DSP體系結構與老式的RISC體系結構。MIPS、PA-RISC、ETRAX CRIS、SuperH、SPARC等RISC體系結構在分支後有一個延遲間隙。PowerPC、ARM、DEC Alpha沒有採用分支延遲間隙。DSP具有單個分支延遲間隙的有VS DSP、µPD77230、TMS320C3x。SHARC DSP與MIPS-X使用兩個分支延遲間隙。
採用指令流水線的處理器的目標是每個時鍾周期完成一條指令。為此，在任何時刻流水線都應該充滿了處於不同執行階段的指令。分支指令會導致分支冒險，也就是不到分支指令執行完畢被退休（retired），是不能確定哪些後繼指令應該繼續執行。一個簡單辦法是在分支指令後面插入流水線遲延（stall），直到新的分支目標地址被求出，並把新的指令地址裝入IP寄存器。流水線延遲的每個周期都是分支延遲間隙。更為復雜的設計是在分支指令後面執行那些不依賴於分支結果的指令。這可以由編譯器自動優化。
Ⅲ 在arm體系結構中,異常向量表中存放的內容是什麼
異常向量表存放的是中斷服務子程序的入口地址
Ⅳ ARM體系中的存儲空間
1。位元組單元是最小單元，8個位（bit），就是一個位元組的大小。半字的尺寸是2個位元組。字的尺寸是4個位元組。2。注意0b00是二進製表示法，說明最低2位恆為0，所以字的地址從倒數第三位開始累加，所以是按4累加，即0x00000000， 0x00000004，0x00000008，故而可以被4整除。半字也是同樣的道理，0b0表示是最低1位恆為0。3。同上，比如從0x00000000開始的字數據，實際上是0x00000000,0x00000001,0x00000002,0x00000003四個位元組數據的內容組合而成的。具體組合順序根據大小端決定4。舉個簡單例子，某個存儲晶元有8根地址線，那麼它們能表達的最大地址為1111 1111，也就是地址范圍為0~0x00ff。如果這時候你操作cpu往存儲器的0x0100地址進行寫入，則會因為第九根地址線不存在而寫到0x0000位置，這就是上溢出，反之就是下溢出
Ⅳ arm嵌入式怎樣用定時器設置延遲函數
這是用systick中斷的例子
systick初始為1ms(默認值就是1ms)
定義一變數
u16
DelayR;
在主程式里設定要延遲的時間,
並使能SysTick中斷
DelayR
=
50ms
//
延遲50ms
然後在中systick中斷涵數里,
加入
if
(DelayR)
{
if
(!--DelayR)
{
..........
//
這里放50ms
以後你想要做的代碼
}
}
Ⅵ ARM體系結構中什麼特徵是普通RISC體系沒有的
ARM沒有延遲轉移。
書本 第7章 7.11
「被ARM設計者放棄的RISC的技術特徵如下所示」
第二點：「延遲轉移 多數RISC採用延遲轉移來改善這一問題 在原來的ARM中延遲轉移並沒有採用」
9012年，祝我電學子不掛科
Ⅶ arm單片機，程序代碼存儲在片外（nor/nand/spi flash）比存儲在片內flash會慢多少，
你好，由於我現在已經不做這方面的學習，所以你的問的問題我無法回答，不過我可以給你一點提示，就是ARM（s3c2410）裡面的IO口好多都是復用的，比如同樣一個IO口，即可作為SPI的一個引腳，也可作為IIC的一個引腳.而對於每一個引腳使用的規定又是通過一個控制寄存器來確定的。具體的連接設置我也忘了，Sorry！
Ⅷ ARM體系中的存儲空間一些問題
單片機的位元組地址和每位元組中的8個位地址的排列起名是這樣的：位元組分成兩大部分：低128位位元組區和高128位位元組區，共256個位元組。每個位元組都有8個位組成。每個位元組和每個位元組中的8個位都按十六進制排列起名，即0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，F 這樣低128個位元組名稱為：00H～7FH。高128個位元組名稱是：80H～FFH。每16個位元組里又有128個位單元，其名稱也是OOH～7FH。用的時候根據情況分析。半位元組是把每個8位二進制位元組分成兩部分：低4位和高8位。位元組地址為A的自然排列成A1～AF。十六進制自然是被2，4，8整除。個人理解，僅供參考
Ⅸ arm實現存儲
.global
.text
.equ num,20
_start:
ADR r0, src /*將str地址送給R0*/
ADR r3, src1
ADR r4, src2
ADR r5, src3
ADR r6, src4
MOV r2, #num
change:
LDRB r7, [r0], #1
CMPS r7,#0x30 /*比0小?*/
BLT l3
CMPS r7,#0x39 /*比9大?*/
BGT l1
STRB r7, [r3], #1
B pe
l1: CMPS r7,#0x41 /*比A小?*/
BLT l3
CMPS r7,#0x5a /*比Z大?*/
BGT l2
STRB r7, [r4], #1
B pe
l2: CMPS r7,#0x61 /*比a小?*/
BLT l3
CMPS r7,#0x7a /*比z大?*/
BGT l3
STRB r7, [r5], #1
B pe
l3: STRB r7, [r6], #1
pe: SUBS r2, r2, #1
CMPS r2,#0
BNE change
stop:
B stop
.ltorg
src:
.string "7Wdhd@y3#jfsdaGJd7Bh\n"
src1:
.string "00000000000000000000\n"
src2:
.string "00000000000000000000\n"
src3:
.string "00000000000000000000\n"
src4:
.string "00000000000000000000\n"
.end
Ⅹ 仔細看看ARM的機器學習硬體 它具有怎樣的優勢
幾周前，ARM宣布推出第一批專用機器學習(ML)硬體。在「Project Trillium」項目中，該公司為智能手機等產品推出了專用的ML處理器，以及專門為加速對象檢測(OD)用例而設計的第二款晶元。讓我們更深入地研究下ProjectTrillium項目，以及該公司為不斷增長的機器學習硬體市場制定的更廣泛計劃。
值得注意的是，ARM的聲明完全與推理硬體有關。其ML和OD處理器被設計成能有效地在消費級硬體上運行經過訓練的機器學習任務，而不是在龐大的數據集上訓練演算法。首先，ARM將重點放在ML推理硬體兩大市場:智能手機和互聯網協議/監控攝像頭。
新的機器學習處理器
盡管Project Trillium發布了新的專用機器學習硬體公告，但ARM仍然致力於在其CPU和GPU上支持這些類型的任務，並在其Cortex-A75和A55內核中實現了優化的點積產品功能。Trillium通過更加優化的硬體增強了這些功能，使機器學習任務能夠以更高的性能和更低的功耗完成。但是ARM的ML處理器並不僅僅是一個加速器——它本身就是一個處理器。
該處理器在1.5W的功率范圍內擁有4.6 TOP/s的峰值吞吐量，使其適用於智能手機和更低功耗的產品。基於7納米的實施，這給晶元提供了3 TOP/W的功率效率，同時，這對於節能產品開發商來說是一個很大的吸引力。
有趣的是，ARM的ML處理器與高通(Qualcomm)、華為(Huawei)和聯發科技(MediaTek)採用一種不同的實現方式，所有這些處理器都重新設計了數字信號處理器（DSP），以幫助他們在高端處理器上運行機器學習任務。在MWC（全球行動通訊大會）的一次聊天中，ARM副總裁Jem Davies提到，收購DSP公司是進入這個硬體市場的一個選擇，但最終，該公司決定為最常見的操作進行專門優化的地面解決方案。
ARM的ML處理器專為8位整數運算和卷積神經網路(CNNs)設計。它專門用於小位元組大小數據的大量乘法，這使得它在這些類型的任務中比通用DSP更快，更高效。CNN被廣泛用於圖像識別，可能是目前最常見的ML任務。所有這些讀取和寫入外部存儲器通常會成為系統中的瓶頸，因此ARM也包含了一大塊內部存儲器以加速執行。這個內存池的大小是可變的，ARM希望根據用例為其合作夥伴提供一系列優化設計。
ARM的ML處理器專為8位整數運算和卷積神經網路而設計
ML處理器核心可以從單一核配置到16個核，以提高性能。每個組件包括優化的固定功能引擎和可編程層。這為開發人員提供了一定程度的靈活性，並確保處理器能夠隨著他們的發展而處理新的機器學習任務。該單元的控制由網路控制單元監控。
最後，處理器包含一個直接存儲器訪問(DMA)單元，以確保快速直接訪問系統其他部分的內存。ML處理器可以作為自己的獨立IP模塊，具有ACE-Lite介面，可以將其並入SoC，或者作為SoC之外的固定模塊運行，甚至可以與Armv8.2-A CPU(如Cortex-A75和A55)一起集成到DynamIQ集群中。集成到DynamIQ集群可能是一個非常強大的解決方案，可以為集群中的其他CPU或ML處理器提供低延遲數據訪問並有效地完成任務調度。
適合所有的一切
去年ARM推出了Cortex-A75和A55 CPU處理器，以及高端的Mali-G72 GPU，但直到一年後才推出專用機器學習硬體。但是，ARM確實在其最新的硬體設備中對加速通用機器學習操作進行了相當多的關注，而這仍然是該公司未來戰略的一部分。
其最新的主流設備Mali-G52圖形處理器將機器學習任務的性能提高了3.6倍，這要歸功於Dot產品（Int8）的支持和每個通道每個通道的四次乘法累加操作。Dot產品支持也出現在A75、A55和G72中。
即使有了新的OD和ML處理器，ARM仍在繼續支持其最新CPU和GPU的加速機器學習任務。其即將推出的專用機器學習硬體的存在，使這些任務在適當的時候更加高效，但它是一個廣泛的解決方案組合中的一部分，旨在滿足其廣泛的產品合作夥伴。
從單核到多核的CPU和GPU,再到可以擴展到16核的可選ML處理器（可在SoC核心集群內外使用），ARM可支持從簡單的智能揚聲器到自動車輛和數據中心，其需要更強大的硬體。當然，該公司也提供軟體來處理這種可擴展性。
該公司的Compute Library仍然是處理公司CPU、GPU和現在ML硬體組件的機器學習任務的工具。該庫為圖像處理、計算機視覺、語音識別等提供低級的軟體功能，所有這些功能都運行在最適用的硬體上。ARM甚至用其CMSIS-NN內核為Cortex-M微處理器支持嵌入式應用程序。與基線功能相比，CMSIS-NN提供高達5.4倍的吞吐量和5.2倍的能效。
硬體和軟體實現的這種廣泛的可能性需要一個靈活的軟體庫，這正是ARM的神經網路軟體的切入點。該公司並不打算取代像TensorFlow或Caffe這樣的流行框架，而是將這些框架轉換成與任何特定產品的硬體相關的庫。因此，如果您的手機沒有ARM ML處理器，則該庫仍將通過在CPU或GPU上運行任務來工作。隱藏在幕後的配置以簡化開發是它的目標。
今天的機器學習
目前, ARM正專注於為機器學習領域的推理提供支持，使消費者能夠在他們的設備上高效地運行復雜演算法（盡管該公司並未排除參與硬體進行機器學習訓練的可能性）。隨著高速5G網路時代的到來，人們對隱私和安全的關注越來越多，ARM決定在邊緣推動ML計算，而不是像谷歌那樣聚焦在雲上，這似乎是正確的選擇。
最重要的是，ARM的機器學習能力並不僅限於旗艦產品。通過支持各種硬體類型和可擴展性選項，價格階梯上下的智能手機可以受益，從低成本智能揚聲器到昂貴伺服器的各種產品都可以受益。甚至在ARM專用的ML硬體進入市場之前，利用它的Dot產品增強CPU和GPU的現代SoC，將會獲得性能和能效的改進。
今年，我們可能不會在任何智能手機上看到ARM專用的ML和對象檢測處理器，因為已經發布了大量SoC公告。相反，我們將不得不等到2019年，才能獲得一些受益於Trillium項目及其相關硬體的第一批手機。