㈠ 如何學習zynq乙太網控制器及協議棧
第 9 章 ZedBoard 入門
前面大家已經對 ZYNQ 架構以及相應的開發工具有一定的認識，接下來我們將帶領大家來一起 體驗 ZYNQ，體驗軟硬體協同設計的魅力。由於時間的關系，下面的一些實驗（本章及後續章節的實驗） 可能有不完善的地方，歡迎讀者向我們反饋。 9.1 跑馬燈 本實驗將指導大家使用 Vivado 集成設計環境創建本書的第一個 Zynq 設計。這里，我們使用跑馬燈 這個入門實驗來向大家介紹 Vivado IDE 的 IP Integrator 環境，並在 Zedboard 上實現這個簡單的 Zynq 嵌 入式系統。之後，我們將會使用 SDK 創建一個簡單的軟體應用程序，並下載到 Zynq 的 ARM 處理器中， 對在 PL 端實現的硬體進行控制。本實驗分為三個小節來向大家進行介紹： ? 第一節我們將使用 Vivado IDE 創建一個工程。 ? 在第一節的基礎上，第二節我們將繼續構建一個 Zynq 嵌入式處理系統，並將完成後的硬體導入 到 SDK 中進行軟體設計。 ? 最後一節我們將使用 SDK 編寫 ARM 測試應用程序， 並下載到 ZedBoard 上進行調試。 實驗環境：Windows 7 x64 操作系統， Vivado2013.4，SDK 2013.4
9.1.1 Vivado 工程創建
1) 雙擊桌面 Vivado 快捷方式 ，或者瀏覽 Start > All Programes > Xilinx Design Tools > Vivado
2013.4 > Vivado 2013.4 來啟動 Vivado. 2) 當 Vivado 啟動後，可以看到圖 9-1 的 Getting Started 頁面。
圖 9- 1 Vivado 開始界面
3) 選擇 Create New Project 選項，圖 9-2 所示的 New Project 向導將會打開，點擊 Next。
圖 9- 2 New Project 對話框 4) 在 Project Name 對話框中，輸入 first_zynq_design 作為 Project name, 選擇 C:/XUP/Zed 作為 Project location，確保 Create project subdirectory 被勾選上，如圖 9-3，點擊 Next。
圖 9- 3 Project Name 對話框 5) 在 Project Type 對話框中，選擇 RTL Project，確保 Do not specify sources at this time 選項沒有 被勾選，如圖 9-4，點擊 Next。
圖 9- 4 Project Type 對話框 6) 在 Add Source 對話框中， 選擇 Verilog 作為目標語言，如果你對 VHDL 熟悉的話， 你也可以 選擇 VHDL，如果這里你忘記了選擇，在工程創建完成後，也可以在工程設置中選擇你熟悉的 HDL 語言。如果你已經有了源文件，在這里就可以選擇 Add file 或者 Add directory 進行添加， 由於我們沒有任何的源文件， 所以這里我們直接點擊 Next 即可，如圖 9-5。
圖 9- 5 添加源文件 7) 在 Add Existing IP 對話框中，點擊 Next。 8) 在 Add Constraints 對話框中，點擊 Next。 9) 在 Default Part 對話框中，在 Specify 框中選擇 Boards 選項，在下面的 Board 列表中選擇 ZedBoard Zynq Evaluation and Development Kit，點擊 Next，如圖 9-6。
圖 9- 6 晶元選擇 10) 在 New Project Summary 對話框中，點解 Finish 完成工程創建，至此，我們已經使用 Vivado 創建了一個 Zynq 設計的工程框架，圖 9-7 為 Vivado 的工程界面，在第四章我們已經對該界面 進行過介紹，如果還不熟悉的讀者再回到前面復習一下。下面我將使用 Flow Navigator 的 IP Integrator 功能完成第二節的嵌入式系統設計。
圖 9- 7 Vivado 工程界面
9.1.2 在 Vivado 中創建 Zynq 嵌入式系統 這一節我們將創建一個簡單的 Zynq 嵌入式系統，該系統使用 Zynq PL 部分實現一個通用 I/O 控制 器 (GPIO)，控制器同 ZedBoard 上的 8 個 LED 相連接，並且通過 AXI 匯流排連接到 PS 端，這樣我們就可 以通過將要在第三小節中實現的 ARM 應用程序來對 LED 進行控制。系統結構圖如圖 9-8 所示。
㈡ ARM如何與FPGA進行通訊
一般意義上如果FPGA沒有帶硬核ARM的話，FPGA和ARM的通信可以採用ARM匯流排的方式，也是就FPGA和ARM晶元留出的匯流排相聯系。
那麼FPGA端提供的介面就是要與ARM匯流排協議一致。
一般來說採用類似SDRAM的介面就可以了，通過片選來切換到FPGA數據。
當FPGA需要發送數據時，可以先給ARM一個中斷信號，ARM再通過片選訪問FPGA數據即可。
㈢ zynq怎麼對fpga部分供電配置
1.為FPGA設計它所需要的不同電壓的供電線路；2.不同電壓的供電均提供足夠的輸出電流；3.在FPGA的各個供電引腳附近布上退耦電容。
㈣ zynq系列fpga 支持什麼介面的顯示屏
digilent有款zedboard，我記得上面有HDIMI口，詳細可以去官網看看，不是支持什麼介面顯示屏，而是有HDMI或者VGA，或DVI的內核或者代碼（Verilog或者VHDL），任一介面都可以用，非常靈活的
㈤ zynq 7000可以用來學習fpga嗎
當然可以ZYNQ 7000包括ARM核和FPGA兩部分SOC，相對比較高端了。
如果只是開始學習FPGA，還是選擇一個相對簡單一點的晶元，比如SPARTAN系列就可以了
㈥ 1848交換晶元檢測不到FPGA
首先檢查板上排針引出的JTAG信號TCK 、TDI、TDO、TMS信號波形是否正確。
若信號不正常，檢測是否JTAG信號和FPGA之間的電平轉換晶元存在問題，供電，信號方向，電平匹配。
若還是沒有問題，就要考慮ZYNQ是否正常工作了，用萬用表測試FPGA配置引腳，XILINX FPGA都有INIT_B初始化完成標志，若拉高表明FPGA初始化完成，若拉低則表明fpga啟動發生錯誤，此時最好從一下三個方面檢查：電源，時鍾，復位。
① 電源：在使用JTAG啟動方式時，要求PS PL電源均上電，各個電源上電時序和電平根據對應晶元DC and AC Switching Characteristics data sheet中敘述可知。
② 時鍾：PS_CLK被連接到多個PLL以便進行倍頻到高頻時鍾提供給系統使用，當然也可以旁路掉PLL直接使用，PS_CLK通常由晶振產生，需要注意其時鍾頻率是否符合要求（zynq 7000要求30M
一般到這里通常可以解決問題了，如果還是有問題建議檢查CFGBVS等特殊配置引腳是否存在問題。
㈦ 有關Zynq-7000裡面ARM和FPGA數據傳輸是怎麼實現的
我做個比喻吧，ARM呢就像是一個設計好的公樓，那個部門負責什麼事情都是定好的，你要做的就是合理調配部門資源合理搭配來完成你的目的。FPGA呢就是給你一大堆建築材料和人員，你要它建成什麼樣子它就是什麼樣子！
㈧ 如何通過fpga擴展千兆網口zynq
基於 Zynq的 Avnet ZedBoard的LPC（低引腳數）FMC連接器，在板子的外設上添加了4個千兆乙太網埠。
板子本身有4個Marvell 88E1510千兆乙太網PHY和帶有集成磁件的埠連接器。乙太網MAC位於ZynqSoC，使用ZynqSoC的PS（處理器系統）的硬體乙太網MAC，或者在ZynqSoC的PL（可編程邏輯）中例化的乙太網MAC。